SU921093A1 - Scaling device - Google Patents

Scaling device Download PDF

Info

Publication number
SU921093A1
SU921093A1 SU802951787A SU2951787A SU921093A1 SU 921093 A1 SU921093 A1 SU 921093A1 SU 802951787 A SU802951787 A SU 802951787A SU 2951787 A SU2951787 A SU 2951787A SU 921093 A1 SU921093 A1 SU 921093A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
inputs
register
Prior art date
Application number
SU802951787A
Other languages
Russian (ru)
Inventor
Юрий Викторович Гладков
Евгений Александрович Евсеев
Original Assignee
Предприятие П/Я М-5156
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5156 filed Critical Предприятие П/Я М-5156
Priority to SU802951787A priority Critical patent/SU921093A1/en
Application granted granted Critical
Publication of SU921093A1 publication Critical patent/SU921093A1/en

Links

Description

(54) ПЕРЕСЧЕТНОЕ УСТРОЙСТВО(54) RECORDING DEVICE

1one

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах автоматического контрол  и управлени .The invention relates to automation and computing and can be used in systems of automatic monitoring and control.

Известно пересчетное устройство, содержащее счетчик, триггер, элемент задержки и элемент И 7 1.Known recalculating device containing a counter, trigger, delay element and the element And 7 1.

Недостаток устройства - ограниченные возможности вы влени  сбоев в работе.The disadvantage of the device is the limited possibilities of detecting malfunctions.

Наиболее близким по технической сущности  вл етс  пересчетное устройство, которое содержит счетчик, суммирующий вход которого подключен к источнику тактовых импульсов, а разр дные выходы - к дешифратору непосредственно и через элемеить задержки - к первым входам элементов И, ко вторым входам которых подключены выходы элементов ИЛИ, к входам котор 1х подключены четные выходы дещифратора, выходной полусумматор, один вход которого соединен с источником тактовых импульсов, а второй вход - с выходом элемента ИЛИ, входы которого подключены к выходам элементов И и к нечетным выходам дешифратора 2.The closest in technical essence is a scaling device that contains a counter, the summing input of which is connected to the clock source, and the bit outputs to the decoder directly and through delay elements to the first inputs of the AND elements, to the second inputs of which the outputs of the elements OR are connected , the inputs of 1x are connected to the even outputs of the descrambler, the output half-adder, one input of which is connected to the source of clock pulses, and the second input - to the output of the OR element, whose inputs are connected to the outputs of the elements And to the odd outputs of the decoder 2.

Однако этому пересчетному устройству присущи недостаточна  достоверность вы влени  неисправностей и ограниченные возможности вы влени  неисправностей и ограниченные возможности вы влени  нарушений в работе, которые про вл ютс  .в следующем: при неисправности во входной цепи , когда отсутствуют тактовые импульсы, импульс на выход полусумматора не поступает и Сигнал ощибки не формируетс  после того, как сформировалс  схемой контрол  импульс отклика, дальнейшие изменени  состо ний счетчика под действием помех или сбоев не вы вл ютс , т.е. контроль состо ни  счетчика  вл етс  не непрерывным, а кратковременным; ложные переходы состо t5 НИИ счетчика при поступлении счетных импульсов вы вл ютс  лишь частично. Например , остаютс  невы вленными ложные переходы в нечетное число.However, this recalculation device is characterized by insufficient reliability of fault detection and limited detection of faults and limited detection of malfunctions that manifest themselves. In the following: in case of a fault in the input circuit, when there are no clock pulses, the output of the half adder does not arrive. and the error signal is not generated after the impulse of response has been formed by the control circuit, no further changes in the counter states due to interference or failures have been detected mc, i.e. monitoring the state of the counter is not continuous, but short-term; spurious transitions of state t5 of the scientific research institutes of the counter at receipt of counting pulses are detected only partially. For example, false transitions to an odd number remain undetected.

Claims (2)

Кроме того, устройство не позвол ет произродить сброс счетчика, так как в этом случае может сформироватьс  сигнал неисправности вследствие изменени  пор дка чередовани  показаний счетчика, что ограничивает возможности известного устройства контролем только счетчиков без сброса. Цель изобретени  - повышение достоверности вы влени  неисправностей и расширение возможностей контрол . Поставленна  цель достигаетс  тем, что в пересчетное устройство, содержаш,ее п-разр дный счетчик импульсов, суммирующий вход которого подключен к генератору тактовых импульсов, а выходы - к дешифратору , и выходной элемент И, введены регистр , элемент поразр дного сравнени , формирователь заданного интервала, двухканальный элемент задержки, блок синхронизации и шифратор, входы которого соединены с выходами дешифратора, а выходы - с входами элемента поразр дного сравнени , другие входы которого соединены с выходами регистра, а выход - с первым входом выходного элемента И, второй вход которого соединен с выходом формировател  заданного интервала, а третий вход - с первым выходом блока синхронизации, первый, второй и третий входы которого соединены соответственно с генератором тактовых импульсов , с шиной сброса и с соответствующим выходом дешифратора, второй выход - с входам двухканального элемента задержки и с первым входом формировател  заданного интервала, а третий выход - с входом сброса счетчика, с управл ющим входом двухканального элемента задержки и с установочным входом регистра, информационные входы которого coeдинekы с выходами ш старших разр дов счетчика, а вход синхронизации - с выходом двухканального элемента задержки и со вторым входом формировател  заданного интервала, кроме того, формирователь заданного интервала содержит триггер, элемент ИЛИ и элемент задержки , выход которого через элемент ИЛИ подключен к нулевому входу триггера, при этом второй вход элемента ИЛИ, установочный вход триггера с подключенным к нему входом элемента задержки и инверсный выход триггера  вл ютс  соответственно первым и вторым входами и выходом формировател  заданного интервала, кроме того , двухканальный элемент задержки содержит элемент И-ИЛИ, к выходу которого подключен формирователь импульсов, два элемента задержки, выходы которых подключены к первым входам первого и второго элементов И элемента И-ИЛИ; а входы - к выходам третьего и четвертого элементов И, первые входы которых объединены и  вл ютс  информационным входом двухканального элемента задержки, а вторые входы соединены со вторыми входами первого и второго элементов И элемента И-ИЛИ и соответственно с Лр мым и инверсным выходами триггера, счетный вход которого  вл етс  управл ющим входом двухканального элемента задержки, кроме того, блок синхронизации содержит Щ-триггер, элемент И и элемент ИЛИ, инверсный вход которого соединен с его пр мым входом через элемент задержки, а выход - с управл ющим входом 1К-триггера и с первым входом элемента И, при этом инверсный вход элемента ИЛИ, 1-вход триггера и второй вход элемейта И  вл ютс  соответственно первым, вторым и третьим входами блока синхронизации, а выход элемента ИЛИ, выход элемента И и выход 1К-триггера соответственно первым, вторым и третьим выходами блока синхронизации. На чертеже представлена схема пересчетного устройства. Устройство содержит генератор 1 тактовых импульсов, счетчик 2, дешифратор 3, шифратор 4, регистр 5, элемент 6 поразр дного сравнени , элемент И 7 выходной блок 8 синхронизации, элемент 9 задержки двухканальный , формирователь 10 заданного интервала, шину 11 сброса устройства. Первый, второй и третий входы блока 8 синхронизации подключены соответственно к генератору 1, шине 11 и к выходу дешифратора 3, соответствующему нулевому состо нию (), младших разр дов счетчика 2. Блок 8 синхронизации содержит триггер 12, элемент И 13 и элемент ИЛИ 14, инверсный вход которого через элемент задержки 15 соединен с его пр мым входом, а выход - с первым входом элемента И 13 и с управл ющим входом триггера 12. Элемент 9 задержки двухканальный содержит триггер 16, элементы И 17 и 18, элементы задержки 19 и 20, элемент И-ИЛИ 21 и выходной формирователь 22. Формирователь 10 заданного интервала содержит триггер 23, элемент ИЛИ 24 И элемент 25 задержки. .Устан эвочный вход триггера 23 через элемент 25 задержки подключен к одному входу элемента ИЛИ 24, выход которого соединен с нулевым входом триггера 23. Устройство работает следующим образом . В исходном состо нии устройства все триггеры наход тс  в нулевом состо нии, при котором на -инверсных выходах триггеров единичные сигналы, счетчик 2 в нулевом состо нии, а все разр ды регистра 5 - в единичном состо нии. Сигналы с дешифратора 3 преобразуютс  шифратором 4 в т-разр дный двоичный код, значение которого на единицу меньше поступающего на дешифратор 3 показани  ш старших разр дов счетчика 2. Код с выхода шифратора 4 поступает на одни входы элемента 6 поразр дного сравнени , на другие входы которого лоступает т-разр дный код с регистра 5. При совпадении входных кодов на выходе элемента 6 поддерживаетс  нулевой сигнал, который закрывает по первому входу выходной элемент И 7. Тактовые импульсы с генератора Ivпоступают на суммирующ ий вход счетчика 2 и на вход формировател , образованного элементом ИЛИ 14 и элементом 15 зддержки . Счетчик 2 подсчитывает тактовые импульсы , с его выходов .сигналы поступают на дешифратор 3, а сигналы ш старших разр дов счетчика. 2 - и на вход регистра 5. Показани  ш старших разр дов счетчика 2 периодически переписываютс  на регистр 5. Запись на регистр 5 кода производитс  по команде, поступающей на его вход синхронизации с выхода элемента 9 задержки , котора  формируетс  непосредственно перед каждым очередным изменением показани  старших разр дов счетчика 2. Отрицательный сигнал на выходе формировател  10 задает временной интервал, в течение которого происходит перезапись на регистр 5 показани  старших разр дов счетчика 2, а затем увеличение показани  m старших разр дов счетчика 2. Таким образом, хран щийс  на регистре 5 код все врем  отстает на единицу от показани  старших разр дов счетчика 2, а преобразованное дешифратором 3 и шифратором 4 показание счетчика 2 на выходе шифратора 4 все врем  совпадает ,с показанием регистра 5, за исключением коротких интервалов времени перезаписи информации на регистр и переключени  показани  счетчика, в течение которых запрещаетс  по второму или третьему входам срабатывание элементов И 7. Совпадение входных сигналов непрерывно контролируетс  элементом 6 поразр дного сравнени . При нормальной работе устройства сигналы на входах элемента 6 совпадают и отрицательный сигнал с выхода элемента 6 закрывает по первому входу элемент И 7. Поступающий на входную шину сброса 11 сигнал сброса вызывает срабатывание триггера 12, с выхода которого сигнал, синхронизированный тактовыми импульсами, поступает на возврат счетчика 2 и регистра 5 в исходное состо ние. Синхронизацией импульса возврата счетчика 2 и регистра 5 в исходное состо ние достигаетс  уменьШение разбросов задани  формирователем 10 временных интервалов и тем самым исключение возможности формировани  ложной команды при нормальной работе устройства. После возврата счетчика 2 и регистра 5 в исходное состо ние сигналы на.входах элемента 6 поразр дного сравнени  совпадают, поэтому на есо выходе сигнал неисправности не формируетс . Сброс устройства может быть осуществлен в произвольный момент времени без выдачи ложной команды неисправности: При нарушении работы счетчика 2, привод щем к неправильным переходам его СОСТОЯНИЙ относительно зафиксированных регистром 5, а также при нарушении работы дешифратора 3, шифратора 4 или регистра . 5 сигналц на входах элемента 6 перестают совпадать, на выходе элемента 6 формируетс  единичный сигнал, который поступает на выходной, элемент И 7 и вызывает его срабатывание, тем самым фиксируетс  воз1 икшее нарушение. Нарушени  работы генератора 1 (изменение периода следовани  тактовых импульсов свыше граничных значений), сбои (п-т), младших разр дов счетчика 2 или пропуски счетных импульсов вызывают расфазировку моментов переключени  входных кодов, поступающих на элемент 6 поразр дного сравнени , при этом на выходе элемента 6 по вл етс  единичный сигнал,, вызывающий срабатывание элемента И 7, тем самым фиксируетс  возникшее нарушение работы. При прекращении работы генератора 1 (отсутствие тактовых импульсов) показание счетчика 2 перестает измен тьс . В этом случае код на регистре 5 выравниваетс  с показанием старших разр дов счетчика 2, а так как выходной код дешифратора 4 на единицу меньше показани  старших разр дов счетчика 2, то на входе элемента.б коды не Совпадают и на его выходе устанавливаетс  единичный сигнал, который вызывает. срабатывание элемента И 7, тем самым фиксируетс  возникшее нарушение работы. Нарушени  работы блока 8 синхронизации , элемента 9 задержки или формировател  10, которые вызывают расфазировку моментов переключени  информации на входах элемента 6 или расфазировку импульсов запрета контрол  на втором и третьем входах элемента И 7 с момента изменени  показаний счетчика, также вызывают срабатывание элемента И 7 и тем самым фиксируютс  выходным сигналом. Таким образом, работа генератора 1, счетчика 2, дешифратора 3, шифратора 4 и регистра 5 непрерывно контролируетс  по совпадению сигналов на входах элемента 6 поразр дного сравнени , на одни входы которой поступают преобразованные дешифратором 3 и шифратором 4 текущие показани  счетчика 2, а на другие входы -.- зафиксированные регистром 5 предыдущие показани  старших разр дов счетчика 2, которые переписываютс  на регистр 5 перед каждым очередным изменением по управл ющим командам , которые вырабатываютс  блоком 8 синхронизации и элементом 9 задержки. Возврат счетчика 2 и регистра 5 в исходное состо ние импульсом сброса не нарушают непрерывный контроль работь устройства и не приводит к выдаче ложной команды. Блок 8 синхронизации вырабатывает импульсы кратковременного запрета выходно- го элемента И 7 на врем  распространени  счетного импульса, формирует сигнал на вход элемента 9 задержки по вы вл емо79210 му дешифратором 3 нулевому состо нию младших разр дов счетчика, а также формирует сигналы сброса счетчика 2, установки регистра 5 и переключени  канала элемента 9 задержки. Вырабатываемые блоком 8 сирхрониза- s ции, элементом 9 задержки и формирователем 10 сигналы управл ют работой элемента И 7, счетчика 2 и регистра 5 таким образом , что контроль работы узлов по совпадению сигналов на входе элемента 6 поразр дного сравнени  осуществл етс  не- прерывно, а не на отдельных коротких интервалах времени, а контролем охвачен и генератор 1 тактовых импульсов. Использование дл  записи на регистр 5 только m старших разр дов счетчика 2 позвол ет обеспечить полноту контрол , ограничив величиной m число разр дов регистра 5 и элемента 6 поразр дного сравнени , а также длину выходного кода шифратора 4 без чрезмерного усложнени  устройства и без уменьшени  полноты контрол . Формула изобретени  L Пересчетное устройство, содержащее п-разр дный счетчик импульсов, суммирую--с щий вход которого подключен к генератору тактовых импульсов, а выходы - к дешифратору , и выходной элемент И, отличающеес  тем, что, с целью повышени  достоверности вы влени  неисправностей и расширени  возможностей контрол , в него введе- зо ны регистр, элемент поразр дного сравнени , формирователь заданного иртервала, двухканальный элемент задержки, блок синхронизации и шифратор, входы которого соединены с выходами дешифратора, а выходы - с входами элемента поразр дного сравне- 35 ки , другие входы которого соединены с выходами регист;ра, а выход - с первым входом выходного элемента И, второй вход которого соединен с выходом формировател  заданного интервала, а третий вход - с п-ервым выходом блока синхронизации, первый , второй и третий входы которого соединены соответственно с генератором тактовых импульсов, с шиной сброса и с COOTвет .ствующиМ выходом дешифратора, второй выход - с входом двухканального элемен- 45 та задержки и с первым входо и формировател  заданного интервала, а третий выход - с входом сброса счетчика, с управл ющим входом двухканального элемента задержки и с установоч38 ным входом регистра, информационные вхо Ды которого соединены с выходами ш старших разр дов счетчика, а вход синхронизации - с выходом двухканального элемента задержки и с вторым входом формировател  заданного интервала. 2. Устройство по п. 1, отличающеес  тем, что формирователь заданного интервала содержит триггер, элемент ИЛИ и элемент задержки, .выход которого через элемент ИЛИ подключен к нулевому входу триггера, при этом второй вход элемента ИЛИ, установочный вход триггера с подключенным к нему входом элемента задержки , и инверсный выход триггера  вл ютс  соответственно первым и вторым входами и выходом формировател  заданного интервала . 3. Устройство по п. I, отличающеес  тем, чта двухканальный элемент задержки содержит элемент И-ИЛИ, к выходу которого подключен формирователь импульсов, Два элемента задержки, выходы которых подключены к первым входам первого и второго элементов И элемента И-ИЛИ, а входы - к выходам третьего и четвертого элементов И, первые входы которых объединены и  вл ютс  информационным входом двухканального элемента задержки, а вторые входы соединены с вторыми входами первого и второго элементов И элемента И-ИЛИ и соответственно с пр мым и инверсным выходами триггера, счетный вход которого  вл етс  управл ющим входом двухканального элемента задержки, 4. Устройство по п. 1, отличающеес  тем, что блок синхронизации содержит 1К-триггер, элемент И и элемент ИЛИ, инверсный вход которого соединен с его пр мым входом через элемент задержки, а вы- . ход - с управл ющим входом 1К-триггера и с первым входом элемента И, при этом инверсный вход элемента ИЛИ, 1-вход триггера и второй вход элемента И  вл ютс  соответственно первым, вт.орым и третьим входами блока синхронизации, а выход элемента ИЛИ, выход элемента И и выход К-триггера - соответственно первым, вторым и третьим выходами блока синхронизации. Источники, информации, прин тые во внимание при экспертизе I. Авторское свидетельство СССР № 457179, кл. Н 03 К 21/34, 1873. In addition, the device does not allow the counter to be reset, since in this case a malfunction signal may be generated due to a change in the order of alternation of the meter readings, which limits the ability of the known device to monitor only the counters without resetting. The purpose of the invention is to increase the reliability of fault detection and the expansion of control possibilities. The goal is achieved by the fact that the p-bit pulse counter, the summing input of which is connected to the clock generator, and the outputs to the decoder, and the output element AND, entered the register, the comparison element, the generator of the specified interval, a two-channel delay element, a synchronization unit and an encoder, the inputs of which are connected to the outputs of the decoder, and the outputs - to the inputs of a bitwise comparison element, the other inputs of which are connected to the outputs of the register, and the output from the first input of the output element And, the second input of which is connected to the output of the imaging unit of the specified interval, and the third input - to the first output of the synchronization unit, the first, second and third inputs of which are connected respectively to the clock generator, to the reset bus, and the corresponding decoder output, the second the output — with the inputs of a two-channel delay element and with the first input of the driver of a given interval, and the third output — with the counter reset input, with the control input of the two-channel delay element and with register input, information inputs of which are coefficients with outputs of the high bits of the counter, and synchronization input with the output of a two-channel delay element and with a second input of a generator of a specified interval, in addition, the driver of a specified interval contains a trigger, an OR element and a delay element whose output through the OR element is connected to the zero input of the trigger, while the second input of the OR element, the installation input of the trigger with the input of the delay element connected to it and the inverse output of the trigger are respectively tween the first and second inputs and an output of a predetermined interval, in addition, two-channel delay element comprises an AND-OR, to the output of which is connected pulse shaper, two delay elements, whose outputs are connected to first inputs of first and second AND gate AND-OR; and inputs to the outputs of the third and fourth And elements, the first inputs of which are combined and are the information input of the two-channel delay element, and the second inputs are connected to the second inputs of the first and second elements AND of the AND-OR element and, respectively, the LIR and inverse outputs of the trigger, the counting input of which is the control input of the two-channel delay element; in addition, the synchronization unit contains an u-trigger, the AND element and the OR element, the inverse input of which is connected to its direct input through the delay element stroke - with a control input of a 1K-flip-flop and with the first input of the AND element, the inverse input of the OR element, the 1-trigger input and the second input of the AND element are the first, second and third inputs of the synchronization unit, and the output of the OR element, output element And the output of the 1K-trigger, respectively, the first, second and third outputs of the synchronization unit. The drawing shows a diagram of the counting device. The device contains a clock pulse generator 1, a counter 2, a decoder 3, an encoder 4, a register 5, a bitwise comparison element 6, an And 7 element, an output synchronization unit 8, a two-channel delay element 9, a preset interval driver 10, a device 11 reset bus. The first, second and third inputs of synchronization unit 8 are connected respectively to generator 1, bus 11 and to output of decoder 3 corresponding to the zero state () of the lower bits of counter 2. Synchronization unit 8 contains trigger 12, element AND 13 and element OR 14 the inverse input of which is connected via a delay element 15 to its direct input, and the output is connected to the first input of an AND 13 element and to the control input of a trigger 12. A two-channel delay element 9 contains a trigger 16, And 17 and 18 elements, a delay element 19 and 20, AND-OR element 21 and output form 22. The shaper 10 of the specified interval contains the trigger 23, the element OR 24, and the element 25 of the delay. . Install the trigger input 23 via the delay element 25 connected to one input of the OR element 24, the output of which is connected to the zero input of the trigger 23. The device works as follows. In the initial state of the device, all the triggers are in the zero state, in which there are single signals on the inverse outputs of the triggers, counter 2 is in the zero state, and all bits of register 5 are in the single state. The signals from the decoder 3 are converted by the encoder 4 into a t-bit binary code, the value of which is one less than that received by the decoder 3 readings of the higher bits of counter 2. The code from the output of the encoder 4 goes to one input of bit 6 of the bit comparison, to the other inputs which the t-bit code enters from register 5. If the input codes coincide, the output of element 6 is supported by a zero signal, which closes the output element AND 7 at the first input. The clock pulses from the generator Iv enter the summing input of counter 2 and to the input of the former formed by the element OR 14 and the element 15 of the support. Counter 2 counts the clock pulses, from its outputs the signals go to the decoder 3, and the signals w of the high-level bits of the counter. 2 - and to the input of the register 5. The readings of the most significant bits of the counter 2 are periodically rewritten to the register 5. The code is written to the register 5 by the command that comes to its synchronization input from the output of delay element 9, which is formed immediately before each successive change of the indication of the seniors bits of the counter 2. A negative signal at the output of the driver 10 sets the time interval during which overwriting on the register 5 the readings of the higher bits of the counter 2, and then the increase in the readings of the m most significant bits Counter 2. This way, the code stored on register 5 all the time lags by one from the indication of the higher bits of counter 2, and the counter 2 converted by encoder 4 and encoder 4 reads counter 2 at the output of encoder 4 all the time with the exception of short time intervals of rewriting information to the register and switching the readings of the counter, during which the operation of elements 7 is prohibited by the second or third inputs. The coincidence of the input signals is continuously monitored by element 6 th comparison. During normal operation of the device, the signals at the inputs of element 6 coincide and a negative signal from the output of element 6 closes element 7 at the first input. A reset signal arriving at the input bus 11, causes a trigger 12, from which the signal synchronized by the clock pulses is fed to return counter 2 and register 5 in the initial state. By synchronizing the pulse of the return of counter 2 and register 5 to the initial state, the spread of the task by the shaper of 10 time intervals is reduced and, thus, the possibility of forming a false command during normal operation of the device is excluded. After returning counter 2 and register 5 to the initial state, the signals at the inputs of the bit-comparison element 6 are the same, therefore no fault signal is generated at the output. The device can be reset at any time without issuing a false fault command: If the counter 2 fails, resulting in incorrect transitions of its STATE relative to those recorded by register 5, as well as if the decoder 3 fails, encoder 4 or register. The 5 signals at the inputs of the element 6 cease to coincide, at the output of the element 6 a single signal is formed, which arrives at the output element AND 7 and causes it to trigger, thereby registering the potential violation. Violations of the generator 1 (changing the period of the clock pulses over the boundary values), faults (rt), the lower bits of the counter 2 or the omission of the counting pulses cause the jogging of the switching times of the input codes received on the bit comparison element 6, with the output element 6, a single signal appears, which triggers element I 7, thereby recording the occurrence of a malfunction. When generator 1 (no clock pulses) stops, the counter 2 stops changing. In this case, the code on register 5 is aligned with the indication of the higher bits of counter 2, and since the output code of the decoder 4 is one less than the value of the higher bits of counter 2, the codes do not match at the input of the element. A single signal is set at its output, which causes. the actuation of the element And 7, thereby fixing the arisen violation. Disruption of synchronization unit 8, delay element 9 or generator 10, which cause skewing of the moments of switching information at the inputs of element 6 or skewing of the control inhibit pulses at the second and third inputs of the And 7 element since the counter has changed, and also causes most fixed by the output signal. Thus, the operation of the generator 1, counter 2, decoder 3, encoder 4 and register 5 is continuously monitored by the coincidence of the signals at the inputs of bit-comparison element 6, the current readings of counter 2 and the other inputs coming to one input of which is converted by the decoder 3 and encoder 4 inputs -.- recorded by register 5 previous readings of the higher bits of counter 2, which are written to register 5 before each successive change in control commands, which are generated by synchronization unit 8 and element 9 after erzhki. Returning the counter 2 and register 5 to the initial state with a reset pulse does not violate the continuous monitoring of the device operation and does not result in issuing a false command. The synchronization unit 8 generates pulses of a brief prohibition of the output element AND 7 for the duration of the propagation of the counting pulse, generates a signal to the input of delay element 9 according to the 79210 decoder 3 zero state of the lower bits of the counter, and also generates a reset signal for counter 2, setting register 5 and channel switching element 9 delay. The signals generated by the synchronization unit 8, the delay element 9 and the driver 10 control the operation of the element 7, the counter 2 and the register 5 in such a way that the control of the operation of the nodes by matching the signals at the input of the bitwise comparison element 6 rather than on separate short time intervals, but the generator of 1 clock pulses is also covered by the control. Using only the most significant bits of counter 2 to write to register 5 allows the control to be complete by limiting m to the number of bits of register 5 and bitwise comparison element 6, as well as the length of the output code of encoder 4 without excessively complicating the device and reducing the completeness of control. . Claims of the invention L A calculating device containing a n-bit pulse counter, summing - the input of which is connected to the clock generator, and the outputs - to the decoder, and the output element AND, in order to increase the reliability of fault detection and expanding control capabilities, it includes a register, a bitwise comparison element, a specified Irther formaker, a two-channel delay element, a synchronization unit and an encoder, whose inputs are connected to the decoder outputs, and s - with the inputs of an item of comparable comparison, the other inputs of which are connected to the outputs of the register, and the output - with the first input of the output element I, the second input of which is connected to the output of the former of the specified interval, and the third input - with the first the output of the synchronization unit, the first, second and third inputs of which are connected respectively to the clock pulse generator, to the reset bus and to the COOTvet. on the output of the decoder, the second output to the input of the two-channel delay element 45 and to the first input and driver of the specified inte the third output with the reset input of the counter, with the control input of the two-channel delay element and with the set input of the register, the information inputs of which are connected to the outputs of the higher bits of the counter, and the synchronization input with the output of the two-channel delay element input shaper specified interval. 2. The device according to claim 1, characterized in that the driver of a predetermined interval contains a trigger, an OR element and a delay element, the output of which through the OR element is connected to the zero input of the trigger, while the second input of the OR element, the installation input of the trigger with it connected the input of the delay element and the inverse output of the trigger are, respectively, the first and second inputs and output of the shaper of a predetermined interval. 3. The device according to p. I, characterized in that the two-channel delay element contains an AND-OR element, the output of which is connected to a pulse shaper, Two delay elements, the outputs of which are connected to the first inputs of the first and second elements AND AND-OR, and the inputs - to the outputs of the third and fourth And elements, the first inputs of which are combined and are the information input of the two-channel delay element, and the second inputs are connected to the second inputs of the first and second elements AND of the AND-OR element and respectively the direct and inverse the trigger outputs, the counting input of which is the control input of the two-channel delay element, 4. The device according to claim 1, characterized in that the synchronization unit contains a 1K trigger, the AND element and the OR element, the inverse input of which is connected to its forward input delay element, and you-. stroke - with a control input of a 1K flip-flop and with the first input of the AND element, the inverse input of the OR element, the 1-trigger input and the second input of the AND element being the first, second and third inputs of the synchronization unit, and the output of the OR element The output of the And element and the output of the K-flip-flop are respectively the first, second and third outputs of the synchronization unit. Sources, information taken into account in the examination I. USSR author's certificate № 457179, cl. H 03 K 21/34, 1873. 2. Авторское свидетельство СССР № 702526, кл. Н 03 К 21/34, 1-976 (прототип ).2. USSR author's certificate No. 702526, cl. H 03 K 21/34, 1-976 (prototype).
SU802951787A 1980-07-04 1980-07-04 Scaling device SU921093A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802951787A SU921093A1 (en) 1980-07-04 1980-07-04 Scaling device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802951787A SU921093A1 (en) 1980-07-04 1980-07-04 Scaling device

Publications (1)

Publication Number Publication Date
SU921093A1 true SU921093A1 (en) 1982-04-15

Family

ID=20906500

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802951787A SU921093A1 (en) 1980-07-04 1980-07-04 Scaling device

Country Status (1)

Country Link
SU (1) SU921093A1 (en)

Similar Documents

Publication Publication Date Title
SU921093A1 (en) Scaling device
SU1666964A1 (en) Rotation frequency meter
SU1196884A1 (en) Device for input of information from discrete transducers
SU980027A1 (en) Automatic testing of electronic systems
SU1229962A1 (en) Converter of number in unitary code to phase shift of pulsed signal
SU706845A1 (en) Code comparator
SU1005285A2 (en) Device for multiplying pulse repetition frequency of periodic pulses
SU739526A1 (en) Device for comparing two numbers
SU972515A1 (en) Device for checking operation control units
SU1298750A1 (en) Device for detecting contention in synchronized digital blocks
SU1125628A1 (en) Fault detection device for synchronized digital units
SU1256195A1 (en) Counting device
SU1539761A1 (en) Information input device
SU1651362A2 (en) Device for checking the order of pulse signals alternation
SU1206780A1 (en) Device for multiplying frequency by number
SU681428A1 (en) Device for selecting minimum number
SU930609A1 (en) Device for monitoring pulse trains
SU1259274A1 (en) Multichannel interface for linking information sources with computer
SU742940A1 (en) Majority-redundancy device
SU966914A1 (en) Binary counter with error check
SU1142836A1 (en) Device for processing interruptions
SU1347182A1 (en) Self-monitoring computing device
SU919090A1 (en) Device for monitoring operation of counter with potential output
SU1293761A1 (en) Device for checking blocks of buffer memory
SU1695286A1 (en) Sensor interface