SU630740A1

SU630740A1 - Pulse duration selector

Info

Publication number: SU630740A1
Application number: SU772491250A
Authority: SU
Inventors: Виталий Григорьевич Бронов
Original assignee: Предприятие П/Я А-1736
Priority date: 1977-06-01
Filing date: 1977-06-01
Publication date: 1978-10-30

Description

1one

Изобретение относитс к импульсной технике .The invention relates to a pulse technique.

Известен селектор импульсов по длительности , содержащий пороговый формирователь импульсов, интегратор-компаратор, амплитудно-импульсный модул тор и детектор импульсов 1.A pulse selector is known in duration, comprising a threshold pulse shaper, an integrator-comparator, an amplitude-pulse modulator, and a pulse detector 1.

Данный селектор не обеспечивает достаточной точности селектировани .This selector does not provide sufficient selection accuracy.

Наиболее близким по технической сущности к изобретению вл етс селектор импульсов по длительности, содержащий два логических элемента И, первый вход одного из которых соединен с входной шиной и входом инвертора, а первый вход второго логического элемента И соединен с выходом инвертора и первым входом третьего логического элемента И, выход которого подключен к первому входу триггерного элемента задержки, второй вход которого соединен с первой шиной тактового сигнала и первым входом формировател импульсов , второй вход которого соединен с третьим входом триггерного элемента задержки и подключен к второй шине тактового сигнала, а третий вход формировател импульсов соединеп с выходом триггерного элемента задержки, причем выход формировател импульсов соединен с вторыми The closest in technical essence to the invention is a pulse selector in duration, containing two AND logic gates, the first input of one of which is connected to the input bus and the input of the inverter, and the first input of the second logic element AND is connected to the output of the inverter and the first input of the third logic element And, the output of which is connected to the first input of the trigger delay element, the second input of which is connected to the first bus of the clock signal and the first input of the pulse shaper, the second input of which is soy Inonii to the third input of the trigger delay element and connected to the second bus clock signal, a third input of the pulse shaper soedinep yield trigger delay element, the output of the pulse shaper is connected to the second

входами двух первых указанных логических элементов И 2.the inputs of the first two specified logical elements And 2.

Недостатком данного селектора вл етс недостаточный диапазон селектируемых импульсов .The disadvantage of this selector is the insufficient range of selectable pulses.

Целью изобретени вл етс расширение диапазона длительности селектируемых импульсов .The aim of the invention is to extend the range of the duration of selectable pulses.

Поставленна цель достигаетс тем, что в селектор импульсов по длительности, содержащий два логических элемента И, первый вход одного из которых соединен с входной шиной и входом инвертора, а первый вход второго логического элемента И соединен с выходом инвертора и первым входом третьего логического элемента И, выход которого подключен к первому входу триггерного элемента задержки, второй вход которого соединен с первой шиной тактового сигнала i первым входом формировател импульсов, второй вход которого соединен с третьим входом триггерного элемента задержки и подключен к второй шине тактового сигнала, а третий вход формировател импульсов соединен с выходом триггерного элемента задержки, причем выход формировател пмпульсов соединен с вторымп входами дгпх первых указанных логических элементов И, введен дополнительный логический элемент И, первыйThe goal is achieved by the fact that the pulse selector has a duration that contains two AND logic gates, the first input of one of which is connected to the input bus and the input of the inverter, and the first input of the second logic element AND is connected to the output of the inverter and the first input of the third logic element AND, the output of which is connected to the first input of the trigger delay element, the second input of which is connected to the first bus of the clock signal i by the first input of the pulse former, the second input of which is connected to the third input of the trigger The main delay element is connected to the second clock signal bus, and the third pulse driver input is connected to the output of the trigger delay element, the output of the pulse generator is connected to the second inputs dgph of the first specified logic elements And, an additional logic element was introduced And, the first

ход которого соединен с выходом третьего логического элемента И, второй вход дополнительного логического элемента И сое динен с дополнительным входом формировател импульсов, а выход дополнительного логического элемента И соединен с йТОрым входом третьего логического элемента И.the course of which is connected to the output of the third logical element And, the second input of the additional logical element And soe is connected to the additional input of the pulse generator, and the output of the additional logical element And is connected to the third input of the third logical element I.

На чертежу, приведена структурна электрическа схема описываемого селектора.In the drawing, a structural electrical circuit of the selector described is shown.

Селектор содержит инвертор 1, логические элементы И 2-5, триггерный элемент 6 задержки, выполненный из двух триггеров на логических элементах И , формирователь 11 импульсов, выполненный на логических элементах И 12-16 и логическом элементе НЕ 17.The selector contains an inverter 1, the logic elements And 2-5, the trigger element 6 delay, made of two triggers on the logical elements And, the driver 11 pulses, performed on the logical elements And 12-16 and the logical element NOT 17.

Селектируемый сигнал подан на входную шину 18, на шины 19 и 20 поданы тактовые импульсные последовательности с временным сдвигом между ними.The selectable signal is fed to the input bus 18, and the clock pulses with time shift between them are fed to the tires 19 and 20.

Принцип работы селектора заключаетс в следующем.The principle of operation of the selector is as follows.

В исходном состо нии на входной шине 18 присутствует сигнал логического нул .In the initial state, the input bus 18 contains a logical zero signal.

С приходом на входную шину 18 логической единицы этот сигнал поступает на вход элемента 6 задержки с выхода логического элемента И 4 и запоминаетс , так как на выходе логического элемента И 5 по вл етс сигнал логического нул , который блокирует пропадание сигнала логической единицы на выходе логического элемента И 4 независимо от временного положени тактовых импульсов. С по влением очередных нулевых тактовых импульсов происходит срабатывание триггеров элемента 6 задержки. С выхода последнего сигнал поступает на вход формировател 11 импульсов, который формирует импульсный сигнал, поступающий на вторые входы логических элементов И 2 и 3. По окончании процесса формировани импульса на второй вход логического элемента 5 поступает сигнал логического нул , а на его выходе по вл етс сигнал логической единицы и на выходе логического элемента И 4 по вл етс сигнал, определ емый сигналом, присутствующим в данный момент на входной шине 18 селектора импульсов. При наличии на двух входах логического элемента И 4 логических сигналов схема селектора импульсов возвращаетс в исходное состо ййе . Импульсный сигнал, поступающий (i йыхода формировател И импульсов на вторые входы логических элементов И 2 и 3, снимаетс с выхода того из них, на первом входе которого в данный момент присутствует сигнал логической единицы. Во избежание сбоев в работе селектора параметры элемента 6 задержки и частота тактового импульса выбираютс таким образом , чтобы импульсный сигнал, поступающий на вторые входы логических элементов И 2 и 3, всегда присутствовал позже «короткого входного импульса и до окончани «длинного.When a logical unit arrives at the input bus 18, this signal enters the input of the delay element 6 from the AND 4 output of the logic element and is remembered, since the output of the AND 5 logical element is a logical zero signal that blocks the loss of the logical unit signal at the output of the logic element And 4 regardless of the time position of the clock pulses. With the advent of successive zero-clock pulses, the triggers of delay element 6 are triggered. From the last output, the signal arrives at the input of the pulse generator 11 pulses, which generates a pulse signal arriving at the second inputs of logic gates And 2 and 3. At the end of the pulse shaping process, the second input of the logic element 5 receives a logic zero signal, and at its output the signal of the logical unit and the output of the logical element 4 is the signal defined by the signal present at the moment on the input bus 18 of the pulse selector. If there are 4 logical signals on the two inputs of the logic element, the pulse selector circuit returns to its original state. The pulse signal received (i output of the driver AND pulses to the second inputs of logic elements 2 and 3 is removed from the output of one of them, the first input of which currently contains a signal of the logical unit. To avoid malfunction in the selector, the parameters of delay element 6 and the frequency of the clock pulse is chosen so that the pulse signal arriving at the second inputs of logic gates And 2 and 3 is always present after the "short input pulse and before the end of the" long.

Claims

1. USSR author's certificate number 244392, cl. N OZK 5/18, 04.12.67.

2. USSR author's certificate number 481128, cl. H OZK 5/18, 09.03.74,