SU602934A1 - Устройство сопр жени - Google Patents

Устройство сопр жени

Info

Publication number
SU602934A1
SU602934A1 SU762166167A SU2166167A SU602934A1 SU 602934 A1 SU602934 A1 SU 602934A1 SU 762166167 A SU762166167 A SU 762166167A SU 2166167 A SU2166167 A SU 2166167A SU 602934 A1 SU602934 A1 SU 602934A1
Authority
SU
USSR - Soviet Union
Prior art keywords
information
output
register
input
signal
Prior art date
Application number
SU762166167A
Other languages
English (en)
Inventor
Давид Яковлевич Тавьев
Игорь Михайлович Тимофеев
Original Assignee
Институт Электроники И Вычислительной Техники Ан Латвийской Сср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электроники И Вычислительной Техники Ан Латвийской Сср filed Critical Институт Электроники И Вычислительной Техники Ан Латвийской Сср
Priority to SU762166167A priority Critical patent/SU602934A1/ru
Application granted granted Critical
Publication of SU602934A1 publication Critical patent/SU602934A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Description

пой входов второй схемы сравнени , выходы, первой и второй схем сравнени  соединены соответственно с первым и вторым управл ющими входами блока управлени , первый вход устройства соединен с управл ющими входами регистра меток и первой схемой сравнени , второй вход устройства соединен с у 1равл ющими входами распределител  вывода информации, регистр меток и второй схемы сравнени .
На чертеже представлена блок-схема предлагаемого устройства сопр жени .
Устройство содержит буферное запоминающее устройство 1, в состав которого вход т регистры 2, группы вентилей ввода информации . 3. и группы вентилей вывода информации 4; распределитель ввода информации 5, распределитель ввода информации 6, регистр меток 7, сумматор 8, схемы сравнени  9, 10, регистры констант И, 12, схему управлени  13, (Кфвый вход 14 устройства,,второй вход 15 устройства , первый выход 16 устройства, второй Bbi.xtv-T i7 устройства.
R СХОДНОМ состо нии все регистры 2 очищены , )азреи ающие потенциалы наход тс  на первой шине )еделител  ввода и)1формации 5 и на цервой щине распределител  т 1формац и 6. Регистр меток 7 - пустой . На выходе сумматора 8 - нулевой код. По выходу 16 Б ЭВМ, передающую информацию , подаетс  сигнал «Разрещение, по выходу Г/ в принимающую информацию ЭВМ подаетс  сигнал «Запрет.
Персдаюнла  ЭВМ может начать передачу и;-иЬорм,чпИ)1. оступивший на вход устройства нара..|ле.:,-ь:1ый код заноситс  в первый регистр 2. Одновременно но сигналу «Синхрон ) . vsa входе в соответствуюп.1,ий ра:-;р д })егистра меток 7 заноситс  «1, но этому сг-и-иалу разрешающий потенциал переход г ia зторую тину распределител  ввода информации 5; и к приему следующего кода готовитс  второй регистр 2 буферного запоминающего устройства 1 (БЗУ). Следующий код заноситс  во второй регистр БЗУ 1, устанавливаетс  в «1 соответствующий разр д регистра меток 7, разрешающий потенциал распределител  ввода информации 5 переходит на следующую шину и т. д. После занесени  кода в первый регистр 2 БЗУ 1 и установки в « первого разр да регистра .меток 7, с выхода сумматора исчезает нулевой код на входе блока управлени  13 и на выходе 17 по вл етс  сигнал «Разрешение. С этого мочента прини.мающа  информацию ЭВМ может начать авод информации из устройства сопр жени . При приеме устройство.м сопр жени  каждого параллельного кода по сигналу «Синхронизаци  ввода, поступающему на вход схемы сравнени  9, производитс  сравнение кода на выходе сумматора 8 (числа установленных в «i разр дов регистра меток 7 в двоичном коде) с кодом заданного числа, храп пдимс  в регистре констант 11. При совпадении кодов на выходе су.мматора 8 и на выходе регистра копстант И, со схемы сравнени  9 поступает сигнал на блок управлени  13, и по выходу 16 в передающую ЭВМ посылаетс  сигнал «Запрет.
Оставшиес  свободными регистры обеспечивают прием информации в течение временного интервала с момента посылки си1-нала «Запрет до момента прекращени  поступлени  информации от передающей ЭВМ при максимальной частоте вывода информации передающей ЭВМ.
В случае, если нринимаюша  информацию ЭВМ не считывает содержимое БЗУ I, передающа  ЭВМ полностью (при максимальной частоте работы канала ввода-вывода передающей ЭВМ) или частично (при частоте работы канала меньше максимальной) заполн ет информацией регистры 2 и процесс передачи информации приостанавливаетс . На выходе 16 поддерживаетс  сигнал «Запрет, а на выходе 17 - сигнал «Разрещение.
Принимающа  ЭВМ нри наличии сигнала «Разрешение может в любой момент начать считывать информацию из БЗУ 1, подав на вход устройства 14 сигнал «Синхронизаци  вывода . По этому сигналу из первого регистра 2 считываетс  параллельный код. Одновременно но сигналу «Синхронизаци  вывода а входе устройства 15 сбрасываетс  в «О соответствующий разр д регистра меток 7, а разрешающий потенциал переходит на вторую шину распределител  вывода информации 6 и к считыванию информации подготавливаетс  второй регистр 2 БЗУ 1. Следующий код считываетс  из второго регистра БЗУ 1, сбрасываетс  в «О соответствующий разр д региетра меток 7, разрешающий потенциал распределител  вывода информации 6 переходит на следую цую шину и т. д. При считывании из устройства сопр жени  каждого параллельного кода по сигналу «Синхронизаци  вывода, поступающему на вход схемы сравнени  10, производитс  сравнение кода на выходе сумматора 8 с кодом второго заданного числа, в регистре констант 12, со схе.мы сравнени  10 поступает сигнал iia блок управлени  13, и по выходу 16 в передающую ЭВМ посылаетс  сигнал «Разрещение. При этом количество оставши.хс  заполненными регистро.в 2 БЗУ 1 равно fjTOpo.My заданному числу.
Таким образом, обеспечиваетс  передача в принимающую ЭВМ информации из заполненных регистров при максимальной частоте работы канала принимающей ЭВМ.
В случае, если скорость считывани  информации из устройства сопр жени  принимающей ЭВМ выше скорости записи инфор.мации в устройство сопр жени  передающей ЭВМ, то все заполненные регистры 2 считываютс , все разр ды регистра меток 7 сбрасываютс  в «О, на выходе сумматора 8 по вл етс  нулевой код и блок управлени  13 посылает по выходу устройства 17 сигнал «Запрет.
Наличие дополнительных блоков и соединений позвол ет заносить поступающую от передающей ЭВМ информацию последовательно в свободные регистры БЗУ, определ емые распределителем ввода информации, и считывать накопленную в БЗУ информацию в приемную ЭВМ последовательно из заполненных регистров , определ емых распределителем вывода информации. Така  организаци  работы
устройства сопр жени  исключает необходимость обеспечени  неодновременности процедур считывани  и записи информации. Наличие сигналов управлени  «Разрешение /«3апрет за., писи и «Разрешение /«3апрет считывани  обеспечивает защиту БЗУ от переполнени  и блокирует передачу в ЭВМ - приемник ложной информации при пустом БЗУ. При этом повышаетс  скорость и достоверность передачи данных, исключаетс  необходимость сложных систем дл  согласовани  работы приемной и передающей ЭВМ во времени.

Claims (2)

1.Каган Б. М. и Каневский М. Л1. Цифровые вычислительные машины и системы, М., «Энерги , 1973.
2.Авторское свидетельство СССР 401999, кл. G 06 F 13/02, 1971.
CDh
I . I L - J.
I г : п -t--
SU762166167A 1976-08-18 1976-08-18 Устройство сопр жени SU602934A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762166167A SU602934A1 (ru) 1976-08-18 1976-08-18 Устройство сопр жени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762166167A SU602934A1 (ru) 1976-08-18 1976-08-18 Устройство сопр жени

Publications (1)

Publication Number Publication Date
SU602934A1 true SU602934A1 (ru) 1978-04-15

Family

ID=20629784

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762166167A SU602934A1 (ru) 1976-08-18 1976-08-18 Устройство сопр жени

Country Status (1)

Country Link
SU (1) SU602934A1 (ru)

Similar Documents

Publication Publication Date Title
US4056851A (en) Elastic buffer for serial data
US4071887A (en) Synchronous serial data adaptor
GB1507761A (en) Asynchronous communication interface adaptor
US4396995A (en) Adapter for interfacing between two buses
GB1487570A (en) Digital data compensation system
GB1290070A (ru)
GB1356287A (en) Buffer memory having read and write address comparison for indicating
SU602934A1 (ru) Устройство сопр жени
KR0174853B1 (ko) 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치
JPH0744537B2 (ja) ディジタル信号時間差補正回路
GB1468753A (en) Associative memory
WO1984000222A1 (en) I/o channel bus
SU1056174A1 (ru) Устройство дл вывода информации
SU1262510A1 (ru) Устройство дл сопр жени абонентов с каналами св зи
US4351008A (en) Modulator for use in an interface between a digital signal processing apparatus and an audio tape deck
SU898506A1 (ru) Запоминающее устройство
RU1835545C (ru) Устройство обмена информацией между ЭВМ и абонентами
SU999035A1 (ru) Устройство дл ввода информации
SU517174A1 (ru) Устройство дл защиты от ошибок
KR0174855B1 (ko) 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치
SU1001074A1 (ru) Устройство сопр жени
SU1462337A1 (ru) Устройство дл сопр жени вычислительных машин с магистралью
SU752444A1 (ru) Декодирующее устройство
SU955008A1 (ru) Устройство дл ввода-вывода информации
SU1767501A1 (ru) Устройство дл сопр жени источника информации с процессором