SU546881A1 - Устройство дл определени обратной величины числа - Google Patents
Устройство дл определени обратной величины числаInfo
- Publication number
- SU546881A1 SU546881A1 SU2060581A SU2060581A SU546881A1 SU 546881 A1 SU546881 A1 SU 546881A1 SU 2060581 A SU2060581 A SU 2060581A SU 2060581 A SU2060581 A SU 2060581A SU 546881 A1 SU546881 A1 SU 546881A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adders
- digit
- input
- elements
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к цифровой вычислительной технике и может быть использовано дл выиолнени микрооперации определени обратной величины числа.
Известио устройство, выиолн ющее операцию определени отношени двух чисел. Однако это устройство не имеет достаточно быстрого действи . Наиболее близким к изобретению техническим решением вл етс устройство , содержаш,ее п одноразр дных сумматоров , объединенных между собой иоследовательно шинами иереноса, л эле.ментов НЕ, выходы которых подключены к вторым входам соответствуюш,их одноразр дных сумматоров . Это известное устройство характеризуетс низким быстродействием и большим количеством оборудовани , вызванного наличием дешифраторов.
Целью изобретени вл етс повышение быстродействи и упрош,ение устройства. В описываемом устройстве это достигаетс тем, что оно дополнительно содержит т одноразр дных сумматоров и k элементов И, причем доиолнительные т одноразр дные су.мматоры соединены между собой последовательно шинами переноса, выходы сумм дополнительных т одноразр дных сумматоров подключены к входам соответствующих элементов НЕ, выход переноса т-го пополнительного одноразр дного сумматора подключен к входу соответствующего элемента Hii, входные шины устройства подключены к соответствующим входам т дополнительных одноразр дных сумматоров и к входам элементов i-i, выходы которых подключены к входам соответствующих л одноразр дных сумматоров, две входные шины устройства подключены к входам соответствующих п одноразр дных сумматоров , выходы которых вл ютс выходами устройства .
iria чертеже показана схема описываемого устройства и прин ты обозначени : 1-9 - одноразр дные сумматоры; 10 и 11 - элементы И; 12-17 - элементы НЕ; 18-23 - входные шины; 24-29 - выходные шины.
Заданное число X, поданное на входные шины 18-23, поступает на входные сумматоры 7-9, логические элементы И 10 и И, элементы 12-17 и выходные сумматоры 1-6. По окончании переходного процесса в схеме устройства на шлнах 24-29 по вл етс значение кода числа X, равного обратной величине чис л а X.
Диапазон представлени чисел дл /i-paiр дного устройства: дл входного числа
,
дл числа, снимаемого с выхода устройства,
1 ,/ 7 L - - 2 Наращивание устройства дл увеличени точности ироизводитс путем гюследовательиого добавлени числа входных клемм и пролорцноиальиого ему добавлени числа входных сумматоров, логических элементов И, элементов НЕ и выходных сумматоров.
Соединение дл л-разр дного устройства указанных дополнительных схем производитс на основании описанных выше соединений, дл п тиразр дного устройства согласно рекуреитиой формуле
.Y,,.n
i-I
где л-количество разр дов представлени информации;
УП - п-й разр д искомого числа, снимаемого с выхода устройства, выраженный через г-е разр ды исходного числа X;
Yn-i- (п-i)-H разр д искомого числа Y, выраженного через (n--i)-e разр ды числа X;
Хг+1-(г-|-1)-й разр д исходного числа X, подаваемого на вход устройства .
Дл л-разр дного устройства веса старших разр дов заданного и искомого числа св заны следующей зависимостью. Вес старшей комноненты числа, получаемого на выходе устройства , равен обратному значению веса старшей компоненты числа, поступающего на вход устройства. Веса последующих компонент в q раз меньше, где q - основание системы счислени . Дл исключени возможного переполнени
разр дной сетки устройства наложено ограничение на диапазон предствленн чисел, поступаюн;их на вход устройства, заключающеес в том, что значение старшего
разр да входного числа отличио от нул , что эк.т;пл.снт11о в прин той в описываемой дл lipHMcpn двоичной системе счислени .
Е описываемом устройстве, по сравнению с известными, сокращаетс общее рабочее
врем и повышаетс врем вычислени обратной величины числа.
Ф о р м л а изобретен и
Устройство дл определени обратной величины числа, содержащее л одноразр дных сумматоров, объединенных между собой последовательно шинами переноса, п элементов НЕ, выходы которых подключены к вторым входам соответствующих одноразр дных сумматоров , отличающеес тем, что, с целью повышени быстродействи и упрощени устройства , оно содержит дополнительно т одноразр дных сум у аторов и /г элементов И, причем дополнительные т одноразр дные сумматоры соединены между собой последовательно шинами переноса, выходы сумм дополнительных т одноразр дных сумматоров подключены к входам соответствующих элементов НЕ, выход переноеа т-го дополнительного одноразр дного сумматора подключен к входу соответствуюп1сго элемента НЕ, входные шины устройства нодключены к соответствуюшим входам т дополнительных одноразр дных сумматоров и к входам элементов
И, выходы которых подключены к входам соответствующих л одноразр дных сум.маторов, две входные шины устройства нодключены к входам соответствующих л одноразр дных сумматоров, выходы которых вл ютс выходамн устройства.
i
4Е
PH
1 j
Г
f
jzz:I
fl
W
П
H26
i
гЗ г «, i8
ь
Y 24i
J I
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2060581A SU546881A1 (ru) | 1974-09-16 | 1974-09-16 | Устройство дл определени обратной величины числа |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2060581A SU546881A1 (ru) | 1974-09-16 | 1974-09-16 | Устройство дл определени обратной величины числа |
Publications (1)
Publication Number | Publication Date |
---|---|
SU546881A1 true SU546881A1 (ru) | 1977-02-15 |
Family
ID=20596214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2060581A SU546881A1 (ru) | 1974-09-16 | 1974-09-16 | Устройство дл определени обратной величины числа |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU546881A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5179659A (en) * | 1987-05-08 | 1993-01-12 | Sun Microsystems, Inc. | Method and apparatus for deriving instantaneous reciprocals of the homogenous coordinate w for use in defining images on a display |
-
1974
- 1974-09-16 SU SU2060581A patent/SU546881A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5179659A (en) * | 1987-05-08 | 1993-01-12 | Sun Microsystems, Inc. | Method and apparatus for deriving instantaneous reciprocals of the homogenous coordinate w for use in defining images on a display |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3636334A (en) | Parallel adder with distributed control to add a plurality of binary numbers | |
KR970012132A (ko) | 곱-합 계산 장치, 곱-합 계산 장치의 집적 회로 장치, 및 영상 데이타를 처리하기에 적절한 누적 가산기 | |
SU546881A1 (ru) | Устройство дл определени обратной величины числа | |
US3449555A (en) | Parallel binary to binary coded decimal and binary coded decimal to binary converter utilizing cascaded logic blocks | |
US3737638A (en) | A series-parallel multiplication device using modified two{40 s complement arithmetic | |
GB1476603A (en) | Digital multipliers | |
SU1013950A1 (ru) | Устройство дл умножени элементов конечных полей | |
SU363119A1 (ru) | Регистр сдвига | |
KR970005175A (ko) | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 | |
SU760092A1 (ru) | Матричное арифметическое устройство 1 | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
RU2081508C1 (ru) | Рекурсивный цифровой фильтр | |
SU488206A1 (ru) | Устройство дл сложени | |
SU434406A1 (ru) | Вычислительное устройство | |
SU1327280A1 (ru) | Цифровой фильтр | |
SU517894A1 (ru) | Дифференцирующее устройство | |
US3505675A (en) | Converter for binary and binary-coded decimal numbers | |
SU960807A2 (ru) | Функциональный преобразователь | |
SU1672448A1 (ru) | Устройство дл сложени чисел в модул рной системе счислени | |
SU881741A1 (ru) | Цифровой логарифмический преобразователь | |
SU466507A1 (ru) | Устройство дл преобразовани правильной двоично-дес тичной дроби в двоичную дробь | |
SU822174A1 (ru) | Преобразователь пр мого двоично- дЕС ТичНОгО КОдА B дОпОлНиТЕльНыйдВОичНО-дЕС ТичНый КОд | |
EP0213854A2 (en) | Fixed-Coefficient serial multiplication and digital circuits therefor | |
SU763897A1 (ru) | Устройство дл умножени | |
SU520588A1 (ru) | Последовательное множительное устройство |