SU532858A1

SU532858A1 - Digital amplitude discriminator

Info

Publication number: SU532858A1
Application number: SU1932597A
Authority: SU
Inventors: Юрий Борисович Иванов
Original assignee: Предприятие П/Я А-1997
Priority date: 1973-06-15
Filing date: 1973-06-15
Publication date: 1976-10-25

Description

(54) ЦИФРОВОЙ А/ ШЛИТУДНЫЙ ДИСКРШлИНАТОР ничное состо ние первого, второго и третьего триггеров, а третий.выход распредепитеп через третий и четвертый элементы И, другие входы которых подключены к 1шине тактовых сигналов, соединен со входами второго и третьего триггеров, инверсные выходы которых подключены к соответствующим входам первого и второго элемен тов И, выход сумматора - ко входу третьего элемента И и через инвертор - ко входу третьего элемента И, а выходы первого и второго элементов И - к выходу дискриминатора. На фиг, 1 представлена блок-схема цифрового амплитудного дискриминатора; на фиг, 2 - временные диаграммы. Дискриминатор содержит шину 1 селектируемого сигнала, шину 2 эталонных сигналов , шину 3 тактовых сигналов, одноразр дный сумматор 4, первый триггер 5, рас пределитель сигналов 6, второй и третий триггеры 7 и 8, инверторы и элемен ты И 12-15, Шина 1 через инвертор 9 соединена с одним из входов сумматора 4, шина 2 - с другим входом сумматора 4, выход 16 сум матора 4 соединен через элемент И 12 с установочным входом триггера 7, а такж через инвертор 11 и через элемент И 13 с установочным входом триггера 8. Выход нероноса 17 сумматора 4 соеди™ нен со входом установки в нулевое состо ние триггера 5 и через инвертор 10 устаковки в единичное состо ние этого триггера . Пр мой выход 18 триггера 5 соединен с третьим входом сумматора 4 и с эле ментом И 14, инверсный выход 19 триггера 5 с элементом И 15« Шина 3 соединена со счетным входом триггера 5 и входом распределите.ш сигналов 6, а также с элементами И 12 и 13 Выход 20 распределител 6 подключен к элементам И 12 и 13, выход 21 - к установочным входам триггера 5, 7 и 8, выход 22 -. к элементам И 14 и 15„ Вь ход триггера 7 подключен к элементу И 14, выход триггера 8 - к элементу И 15 Выходы элементов И 14 и 15 соединены с выходом 23 дискриминатора На диаграммах иллюстрируетс работа дискриминатора д.л случа подачи на его входы 1 и 2 семиразр дных операндов с Селекцией модул разности операндов на уровне единины четвертого разр да. На диаграмме А показана последователь ность тактовых сигналов, подаваемых на Шину 3, на диаграмме Б - последователь ность значений разр дов (начина с млад Шего) кода, соответствуюш,его амплитуде електируемого сигнала, подаваемого на шиу 1, на диаграмме В - то же самое дл талонного сигнала, подаваемого на шину. качестве примера выбраны значени ампитуды селектируемого сигнала 1101011 эталонного сигнала 1001100 с модулем азности ними, равным 0011111, Устройство работает следующим образом, В первом такте работы дискриминатора мпульсом с выхода 21 распределител 6 (диаграмма Д) триггер 5 устанавливаетс 8состо ние, при котором на его выходе 18 присутствует разрешаюший (единичный) СИРЯал (диаграмма Ж), а триггеры 7 и 8 - в состо ние, при котором с их выходов на элемент И 14 и 15 подаютс запрещак щие сигналы (диаграмма М и О, соответственно ). Далее на входы сумматора 4 начинают постуг ать сигналы с шины 1 через инвертор 9(диаграмма Г), с шины 2 (диаграмма В) и с пр мого выхода триггера 5 (диаграмма Е), При этом в каждом такте на выходе 16 сумматора 4 возникает сигнал, равный значению суммы двоичных сигналов (диаграмма Ж) поданных на его входы, « на выходе 17 - сигнал, равный значению переноса в следующий разр д (диаграмма 3) Сигнал с выхода 17 сумматора 4 подаетс на вход установки в нулевое состо ние триггера 5 и через инвертор 10 - на вход установки в единичное состо ние этого триггера, благодар чему задним фронтом тактового сигнала значение этого . нала переписываетс в конце каждого такта Б триггер 5, Сигнал с выхода 16 сумматора 4 поступает на элемент И 12 и через инвертор 11 на элемент И 13, Поскольку в течение первых трех тактов эти вентили закрыты запрещающим сигналом с выхода 2 О распределител 6 Диаграмма К) состо ние триггеров 7 и 8 в этих тактах не измен -ч ютс независимо от значени сигналов на вь1ходе 16 сумма тора 4, В течение 4, о5 6 и 7 тактов на элементы И 12 и 13 с выхода 20 распределител подаетс разрешающий сигнал (диаграмма К), В этом случае при наличии хот бы одного единично.го сигнала в пределах этих тактов на выходе 16 сумматора 4 триггер 7 перебрасываетс в состо ние , в котором с его выхода на элемент И 14 поступает разрешающий сигнал на вход элемента И 15 (диаграмма О). В восьмом такте с вьхсда 22 распределител 6 на элементы 14 и 15 поступает разрешающий сигнал (диаграмма П), в результате чего на вьрсод 20 дискриминатора(54) DIGITAL A / FLEXIBLE DISTRIBUTION state of the first, second and third triggers, and third. The output is distributed through the third and fourth elements And, the other inputs of which are connected to the first clock signal bus, are connected to the inputs of the second and third triggers whose inverse outputs connected to the corresponding inputs of the first and second elements I, the output of the adder to the input of the third element I and through the inverter to the input of the third element I, and the outputs of the first and second elements I to the output of the discriminator. FIG. 1 is a block diagram of a digital amplitude discriminator; in FIG. 2, timing diagrams. The discriminator contains a selectable signal bus 1, a bus 2 reference signals, a bus 3 clock signals, a one-bit adder 4, first trigger 5, signal distributor 6, second and third triggers 7 and 8, inverters and elements 12-15, Bus 1 through the inverter 9 is connected to one of the inputs of the adder 4, bus 2 - to another input of the adder 4, the output 16 of the sum of the matrix 4 is connected through the element 12 to the installation input of the trigger 7, and also through the inverter 11 and through the element 13 to the installation input of the trigger 8. The output of the neron 17 of the adder 4 connect ™ is not with the input of the installation and to the zero state of the trigger 5 and through the inverter 10 set-up to the single state of this trigger. Direct output 18 of trigger 5 is connected to the third input of adder 4 and with element I 14, inverse output 19 of trigger 5 with element 15 “Bus 3 is connected to counting input of trigger 5 and distribute. 12 and 13 The output 20 of the distributor 6 is connected to the elements And 12 and 13, the output 21 - to the installation inputs of the trigger 5, 7 and 8, the output 22 -. to elements 14 and 15 "Trigger 7 is connected to element 14, trigger output 8 to element 15 and outputs 15 and 15 are connected to discriminator output 23 The diagrams illustrate the operation of the discriminator in the case of inputs to its inputs 1 and 2 seven-bit operands with Selection of the modulus of the difference of operands at the level of the fourth digit of the fourth bit. Diagram A shows the sequence of clock signals supplied to Bus 3, diagram B shows the sequence of bit values (starting with the young Shego) of the code corresponding to its amplitude of the electrified signal supplied to Shiu 1, and diagram C shows the same for a coupon signal applied to the bus. As an example, the amplitudes of the selectable signal 1101011 of the reference signal 1001100 with modulus of them equal to 0011111 are selected. The device works as follows. In the first step of the discriminator operation, a pulse from the output 21 of the distributor 6 (diagram E) trigger 5 sets the state at which 18, the resolving (single) SIRIAAL is present (diagram G), and the triggers 7 and 8 are in the state in which prohibitive signals are given to the elements 14 and 15 from the outputs (diagrams M and O, respectively). Next, the inputs of adder 4 start to signal signals from bus 1 via inverter 9 (diagram D), from bus 2 (diagram C) and from the direct output of trigger 5 (diagram E), and each time at output 16 of adder 4 occurs A signal equal to the value of the sum of binary signals (diagram G) fed to its inputs, "at output 17, a signal equal to the value of transfer to the next bit (diagram 3). The signal from output 17 of adder 4 is fed to the input of setting to the zero state of trigger 5 and through the inverter 10 - to the installation input to the unit state of this trigger, the benefit The gift of which the falling edge of the clock signal is the value of this. The signal is rewritten at the end of each clock cycle B, trigger 5, the signal from output 16 of adder 4 goes to element 12 and through inverter 11 to element 13, since during the first three cycles these valves are closed with a inhibit signal from output 2 of distributor 6 (K diagram) The state of the flip-flops 7 and 8 in these clocks does not change regardless of the value of the signals at the top of input 16, the sum of the torus 4, during 4, o5 6 and 7 clocks per elements 12 and 13 from the output 20 of the distributor, ), In this case, if there is at least one single sig ala within these cycles at the output 16 of the adder 4 perebrasyvaets trigger 7 in a state in which its output to AND gate 14 receives an enabling signal to the input of AND gate 15 (Figure D). In the eighth cycle from the second distribution valve 22 to the elements 14 and 15, a resolution signal is received (diagram P), as a result of which discriminator

поступает сигнал (диаграмма Р), если присутствуют разрешающие сигналы на пр мом выходе 18 триггера 5 и выходе триггера 7 и если присутствуют разрешающие сигналы на инверсном выходе триггера 5 и выходе триггера 8,a signal arrives (diagram P) if there are permissive signals at the direct output 18 of the trigger 5 and the output of the trigger 7, and if there are permissive signals at the inverse output of the trigger 5 and the output of the trigger 8,

Таким образом, в процессе работы дискриминатора осуществл етс выполнение сл&тдующих операций. Преобразование пр мого кода, соответст- ю вующего амплитуде селектируемого сигнала в обратный с помощью инвертора 9, Преобразование обратного кода в дополнительный путем введени в первом такте в сумматор 4 единица с помощью соответствующей начальной установки триггера 5. Вычитание величины амплитуды селекти руемого сигнала из эталонного путем выполнени операции суммировани пр мого кода, соответствующего амплитуде эталонного сигнала; с дополнительными, соответствующим амплитуде селектируемого сигна ла, с помощью сумматора 4 и триггера 5 в пределах 1-77 тактов. Отсечка младщих разр дов разности, формируемой на выходе 16 сумматора 4, с помощью подачи запрещающего сигнала в первых трех тактах с выхода 20 распределител 6 на входы элементов И 12 и 13 Анализ знака разности с помощью триггера 5 по значению переноса в восьмой разр д (если в восьмом такте триггер 5 стоит в положении, когда на его пр мом выходе 18 присутствует разрешающий сигнал , разность положительна ; если разре- щающий сигнал присутствует на инверсном выходе 19 триггера 5, разность отрицател на ), Анализ превышени модул значени еди ницы четвертого разр да в случае положительной разности с помощью подачи старших разр дов разности на вход триггера 7 (наличие хот бы одной единицы в старших разр дах модул разности, вызывающее переброс триггера 7, указьшает на превышение равенства модулем разности значени единицы четвертого разр да; отсутствие переброса триггера 7 означает, что модуль разности меньше единицы четвертого разр да ). Восстановление модул разности в случае отрицательной разности с помощью инвертора 11 (в этом случае с выхода 16 сумматора 4 поступает дополнительный код модул разности). Алализ превышени модулем разности значени единицы четвертого разр да в слу чае отрицательной разности с помощью тригThus, in the process of operation of the discriminator, the following operations are carried out. Conversion of the direct code corresponding to the amplitude of the selectable signal to the inverse using inverter 9, Converting the return code to additional by introducing 4 units in the first clock into the adder using the appropriate initial setting of the trigger 5. Subtracting the amplitude of the selectable signal from the reference path performing the operation of summing the direct code corresponding to the amplitude of the reference signal; with additional, corresponding to the amplitude of the selected signal, with the help of adder 4 and trigger 5 within 1-77 cycles. Cutoff of the minor bits of the difference formed at the output 16 of the adder 4, by applying a prohibitory signal in the first three cycles from the output 20 of the distributor 6 to the inputs of the elements 12 and 13 Analysis of the sign of the difference using the trigger 5 by the value of the transfer to the eighth bit (if In the eighth cycle, trigger 5 is in the position when a permitting signal is present at its direct output 18, the difference is positive; if the permissive signal is present at the inverse output 19 of the trigger 5, the difference is negative) In the case of a positive bit, in case of a positive difference, by applying the higher bits of the difference to the trigger input 7 (the presence of at least one unit in the higher bits of the difference modulus causing the trigger flip 7 indicates that the difference modulus of the unit of the fourth bit is exceeded; trigger 7 means that the modulus of the difference is less than one of the fourth bit). Recovery of the difference modulus in case of a negative difference using an inverter 11 (in this case, an additional difference modulus code is output from output 16 of adder 4). The modulus of the difference by the modulus of the difference of the value of a unit of the fourth bit in the case of a negative difference using trig

гера 8 аналогично тому, как это делаетс триггером 7 дл случа положительной раэности ,Hera 8 is similar to the way it is done by trigger 7 for a case of positive equality,

В конечном итоге наличие сигнала на выходе 23 дискриминатора, формируемого в восьмом такте, означает, что селектируемый сигнал отличаетс от эталонного по амплитуде на величину, равную или превышающую значение единицы четвертого раэр да , В случае, если это отличие меньше единицы четвертого разр да, сигнал в восьмом такте на выходе 23 дискриминатора отсутствует. Подача тактовых сигналов со входа 3 дискриминатора на элементы И 12 и 13 используетс дл отсечки 11ачальной части сигнала на входах триггеров 7 и 8 (диаграммы JV и М) с целью избей- ани возникновени лол-сных сигналов на входах этих триггеров вследствие переходных процессов, проходных процессов, происход ших в начале такта Предложенный цифровой амплитудный Дискриминатор позвол ет решить задачу селекции сигналов по величине модул разности мелоду селектируемым и эталонным сигналом с минимальными затратами оборудовани , что в свою очередь обеспечивает существенное упрощение аппаратуры цифровой телеметрии; где наиболее часто приходитс решать указанную задачу в процессе уплотнени данных. Ф о а м V л зобретени Цифровой амплитудный дискриминатор, содержащий триггеры, инверторы, элементы И, сумматор, один из входов которого соединен с шиной эталонных сигналов, другой через инвертор с шиной селектируемого сигнала, а третий - с пр мым выходом перiBoro триггера, выход переноса сумматора подключен ко входу установки в нулевое состо ние и через инвертор - ко входу установки в единичное состо ние первого триггера , счетный вход которого соединен с шиной тактовых сигналов, и распределитель сигналов, первый выход которого соединен со входами первого и второго элементов И, другие входы которых подключены к пр мому н инверсному выходам первого триггера соответственно, о т л и ч а ю - ш и и с тем, что, с целью упрощени дискриминатора, второй выход распределител сигналов соединен со входами установки в единичное состо ние первого, второго и третьего триггеров, а третий выход раопределител через третий и четвертый элеменгы И, другие входы которых подключены к шине гакговых сигналов, соединен со входами второго и третьего триггеров, ш-шерсные зыход.ь; которых подключены к соогветстБующим входам первого и второго Зочементов Il, выход сумматора -ко входу тоетьего элемента И и через инвертор ко входу четвертого элемента И, а вь5ходы первого и второго элементов И - к выходу дискриминатора.Ultimately, the presence of a signal at the output 23 of the discriminator, generated in the eighth cycle, means that the selectable signal differs from the reference signal in amplitude by an amount equal to or greater than the unit value of the fourth ray, In case this difference is less than the unit of the fourth bit, the signal in the eighth cycle at the output 23 of the discriminator is missing. The clock signal input from the discriminator input 3 to elements 12 and 13 is used to cut off the 11th part of the signal at the inputs of flip-flops 7 and 8 (diagrams JV and M) in order to prevent the occurrence of light-wave signals at the inputs of these flip-flops due to transients The processes that took place at the beginning of the cycle. The proposed digital amplitude discriminator makes it possible to solve the problem of selecting signals by the magnitude of the difference modulus to the melody by a selectable and reference signal with minimal equipment costs, which in turn provides a significant simplification of digital telemetry equipment; where most often it is necessary to solve the indicated problem in the process of data compaction. Digital amplitude discriminator containing triggers, inverters, elements I, an adder, one of the inputs of which is connected to the reference signal bus, another through an inverter with a selectable signal bus, and the third to the forward output of the first trigger trigger, output transfer of the adder is connected to the installation input to the zero state and through the inverter to the installation input to the single state of the first trigger, the counting input of which is connected to the clock signal bus, and the signal distributor, the first output of which is connected to the inputs of the first and second elements I, the other inputs of which are connected to the direct and inverse outputs of the first trigger, respectively, which also, in order to simplify the discriminator, the second output of the signal distributor is connected to the installation inputs in the single state of the first, second and third triggers, and the third output of the determiner through the third and fourth elements And, the other inputs of which are connected to the bus signal signals, is connected to the inputs of the second and third triggers; which are connected to the corresponding inputs of the first and second terminals Il, the output of the adder is to the input of the network element I and through the inverter to the input of the fourth element AND, and the inputs of the first and second element I to the output of the discriminator.

ticTOHHHKH информации, прин тые во внимание при экспертизе:ticTOHHHKH information taken into account during the examination:

1.Чу Я. Организаци ЭВМ и микропрограмтч/гирование , Нью-Джерси, 1972,1. Chu Ya. Computer Organization and Firmware, New Jersey, 1972,

стр. 246-252.pp. 246-252.

2.Панернов А, А. Логические основы УВТ , М., Советское радио, 1972 г., стр. 187-293.2. Pannerov A, A. The Logical Foundations of UHT, M., Soviet Radio, 1972, p. 187-293.

3.Патент США. № 381 ЮЗ9, класс 235-16Я от 14,02.74 г.3. US Patent. No. 381 YuZ9, class 235-16I from 14.02.74.

. г. g