Claims (1)
i2 Информационным входом первого Д-триггер выход которого совдинен с информационным входом второго Д-трнггера илер 1вым входом второго элемента И, аинвецс ный выход соединен с первым входом пер1ВОГО элемента И, вторые входы первого и второго элементов И схэедннены со второй входной шиной, а выходы соединены соответственно со вторыми входами первого , , и второго элементов ИПИ. На чертеже представлена схема одной декады описываемого устройства. Она содержит первый элемент ИЛИ 1, делитель 2 на два, второй элемент ИЛИ 3 делитель 4 на п ть, первый элемент И 5, второй элемент И 6, первый Д-триггер 7 и второй Д- триггер 8. I Перед началом работы все триггеры наход тс в состо нии О. Преобразуемое дво ичное число пр мым параллельным кодом заноситс на сдвигающий регистр (на черте ;же не показан), число разр дов в котором |равно числу разр дов двоичного кода. Сдвиг :производитс В сторону старших:разр дов. После импульса сдвига информаци , находив ша с в старшем разр де сдвигающего реГистра , подаетс через первый элемент ИЛИ 1 на делитель 2, После каждого импульса :сдвига (кроме последнего) на каждую дека- ;ду преобразовател кода подаетс сери из дес ти импульсов, С помощью этой серии происходит умножение на два содержимого 1 а/-кдо1-о декадного счетчика. Это происходит следующим образом. Сначала импульсы серии проход т через первый элемент И 5 |и первый элемент ИЛИ 1 на вход делите|л 2, а с eio выхода через второй элемент , ИЛИ 3 на вход делител 4. Импульс пере;полнени декадного счетчика с выхода дели|Тел 4 переводит первый Д-триггер 7 в сое то ние 1, в результате чего оставша с часть серии поступает через второй элемент И 6 и второй элемент ИЛИ 3 сразу на вход делител 4. Если при этом с выхода делител 4 еще раз поступает импульс, то он переводит в состо ние 1 второй Д-три ггер 8, что означает необходимость лереда1чи едшницы на вход следующей декады. После первого переполнени декадного счетчика от серии из дес ти импульсов остает .|с число, равное начальному содержимому ,очвтчика, а поскольку 6с1авшиес импульсы гк даютс пр мо на вход делител 4, то это содержимое удваиваетс . После окончани серии очередной импульс сдвига снова зано .,сит информацию из старшего разр да сдвигаюшего регистра в делительГ 2 и сбрасывает зэ О оба Д-триггера во всех декадах. Ес ли в какой-либо декаде второй Д- риггер 8 находилс в состо нии 1, то в момент его сброса записываетс единица в дели;ель 2 следующей декады. I Таким образом, после прихода последнеро импульса сдвига в декадных счетчиках рказываетс записанным преобразованное число в двоично-дес тичном коде. Описьшаемое ; стройство при небольших аппаратурнь1х затратах позвол ет осуществл ть преобразование двоичного кода в дво рчно-дес тичный с быстродействием, достаточным дл работы с дифропечатающим механизмом . Формула изобретени I Устройство дл преобразовани двоично )го кода в двоично-дес тичный, содерх ащее Ьва элемента И, два элемента ИЛИ и релитель на два, отличающеес |гем, что, с целью увеличени коэффициента |1гспользовани оборудовани , оно содержит Делитель на п ть и два Д-триггера, при этом перва входна шина соединена с первым входом первого элемента ИЛИ, которого соединен со входом делител па два, вь1ход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен со входом делител на п ть, выход которого соединен с тактовыми входами Д.-триггеров,входь установки в i нуль которых соединены с шиной импуль- сов сдвига, пр мой выход второго триггера соединен с выходной шиной, а инверсный выход соединен с информационным входом первого Д-триггера, пр мой выход которого соединен с информационным входом второго Д-триггера и первым входом второго элемента И, а инверсный выход соединен с первым входом первого элемента вторые входы первого и второго элементов И соединены со второй входной шиной, а выходы соединены соответственно со вторыми входами первого и второго-эл ментов ИЛИ.i2 The information input of the first D-flip-flop whose output coincides with the information input of the second D-trngger and the 1st input of the second element AND, the output output is connected to the first input of the first AND element, the second inputs of the second input bus, and the outputs connected respectively with the second inputs of the first,, and second elements of the FDI. The drawing shows a diagram of one decade of the described device. It contains the first element OR 1, divider 2 into two, the second element OR 3 divider 4 into five, the first element AND 5, the second element AND 6, the first D-flip-flop 7 and the second D-flip-flop 8. I Before starting, all the triggers are in the state O. The convertible binary number by the direct parallel code is entered on the shift register (on the line; not shown), the number of bits in which | is equal to the number of bits of the binary code. Shift: Produced Towards seniors: ranks. After the shift pulse, the information, finding the bit in the highest bit of the shift register, is fed through the first element OR 1 to the divisor 2, After each pulse: shift (except the last) for each decade; the code converter goes through a series of ten pulses, C this series is used to multiply by two the contents of 1 a / -to-1 decade counter. This happens as follows. First, the pulses of the series pass through the first element AND 5 | and the first element OR 1 to the input of dividers 2, and from eio the output through the second element, OR 3 to the input of divider 4. Pulse re; complete the ten-day counter from the output of the Tel | translates the first D-flip-flop 7 into connection 1, with the result that the remaining part of the series goes through the second element AND 6 and the second element OR 3 immediately to the input of the divider 4. If the output of the divider 4 again receives a pulse, then translates into state 1 second D-three years 8, which means the need to lereda units to the entrance from next decade. After the first overflow of the decade counter from the series of ten pulses remains. With a number equal to the initial content of the sensor, and since the 6c1 pulses rc are given directly to the input of the divider 4, this content is doubled. After the end of the series, the next shift impulse is reopened., SIT information from the upper position of the shift register to divisor G 2 and resets the O both D-flip-flops in all decades. If, in any decade, the second D-rigger 8 was in state 1, then at the moment of its reset the unit is recorded in the task; spruce 2 of the next decade. I Thus, after the arrival of the last shift pulse in decade counters, the recorded number is written in binary-decimal code. Inscribed; The device at low hardware costs allows the conversion of a binary code to a binary-decimal with a speed sufficient to work with a diffress-printing mechanism. Claim I A device for converting a binary code into a binary-decimal, containing two elements AND, two OR elements and a two times different, different, heme, which, in order to increase the coefficient of equipment use, it contains a Divisor by five and two D-flip-flops, wherein the first input bus is connected to the first input of the first OR element, which is connected to the divider input on two, the upstream of which is connected to the first input of the second OR element, the output of which is connected to the divider input to five, the output of which It is connected with clock inputs of D.-flip-flops, the input of the i-zero of which is connected to the shift pulse bus, the direct output of the second trigger is connected to the output bus, and the inverse output is connected to the information input of the first D-flip-flop, the direct output of which is connected with the information input of the second D-flip-flop and the first input of the second element And, and the inverse output is connected to the first input of the first element, the second inputs of the first and second elements And are connected to the second input bus, and the outputs are connected respectively to the second inputs of the first wow and second element OR.
-К -TO
II
8eight
ИAND