SU517997A1 - Двухканальный аналого-цифровой преобразователь - Google Patents

Description

1

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в цифровых измерительных устройствах .

Известен двухканальный аналого-цифровой преобразователь () поразр дного уравновешивани , содержащий в каждом канале устройство сравнени , делитель напр жени , входы которого соединены с ключами, и триггерный регистр, выходы которого соединены с входами ключей, а нулевые входы - с элементами совпадени .

Недостатком известного АЦП  вл етс  низкое быстродействие.

Целью изобретени   вл етс  повышение быстродействи  АЦП.

Это достигаетс  тем, что в предлагаемый АЦП введены дополнительные элементы запрета , а в каждый его разр д - дополнительный триггер, два элемента запрета, элемент ИЛИ и дополнительный элемент совпадени , причем единичный вход дополнительного триггера подключен к соответствующему выходу одного из триггеров данного разр да, а нулевой - к выходу дополнительного элемента совпадени , входы которого соединены с единичными выходами триггеров смежного младшего разр да, выход дополнительного триггера подключен к первым входам элементов совпадени  и,запрета данного разр да, вторые входы которых соединены попарно и подключены к выходам дополнительных элементов запрета , своими входами подключенных к выходам устройств сравнени , третьи входы элементов запрета соединены с единичными выходами соответствующих триггеров данного разр да, а выходы через элемент ИЛИ - с единичными входами триггеров смежного младшего разр да .

На фиг. 1 показана функциональна  схема описываемого АЦП; на фиг. 2 - диаграмма его работы.

Двухканальный АЦП содержит два регистра , один из которых выполнен на триггерах 1, другой - на триггерах 2, дополнительные триггеры 3, два блока формировани  компенсационных напр жений, состо щих из ключей 4, 5 и делителей 6, 7 напр жени  соответственно, устройства 8 и 9 сравнени  измер емого и компенсационного напр жений, элементы 10, 11 совпадени  на нулевых входах триггеров соответствующих регистров, элементы 12, 13 запрета , элемент 14 ИЛИ и элемент 15 совнадени  в каждом разр де АЦП и дополнительные схемы 16, 17 запрета.

Claims (1)

1. Преобразуемое напр жение, поступающее на вход 18 устройства, подаетс  на первые входы устройств 8 и 9 сравнени , вторые входы которых подключены к выходам делителей 6. и 7 напр жений соответственно. Входы ключей 5 на входах делител  7 соединены с единичными выходами триггеров 1 одного регистра, входы ключей 4 на входах делител  6 - с нулевыми выходами триггеров 2 второго регистра. Единичные входы дополнительных триггеров 3 подключены к единичным выходам триггеров 2, нулевые входы - к выходам элементов 15 совпадени , входы которых соединены с единичными выходами триггеров 1 и 2 смежного младшего разр да регистра. Единичный выход триггеров 3 соединен с первыми входами элементов 10-13. Вторые входы элементов 10 и 12 соединены с вы-ходом элемента 17 запрета, вторые входы элементов 11 и 13 -с выходом элемента 16 запрета . Третьи входы элементов 12 и 13 подключены к единичным выходам триггеров 1 и 2 соответственно. Выходы элементов 10 и 11 соединены с нулевыми входами триггеров 1 и 2 соответственно, выходы элементов 12 и 13 - с входами элемента 14, выход которого подключен к единичным входам триггеров 1 и 2 смежного младшего разр да. Входы элементов 16 и 17 соединены с выходами устройств 8 и 9 сравнени . Сигнал «запуск поступает на вход 19 устройства и единичные входы триггеров 1 и 2 старшего разр да регистров, сигнал «сброс - на вход 20 устройства и нулевые входы всех триггеров. Работа устройства осуш,ествл етс  следуюшим образом. В исходном состо нии, устанавливаемом импульсом (фиг. 2, а) поступаюшим на вход 20, компенсационное напр жение на входе устройства 9 сравнени  равно нулю, а компенсационное напр жение на входе устройства 8 сравнени  - максимальному компенсационному . Во врем  преобразовани  компенсационные напр жени  измен ютс  противофазно. Преобразуемое входное напр жение их опступает на вход 18. Импульсы сравнени , по вл ющиес  на выходах устройств сравнени , поступают в логические цепи управлени  ключами компенсационных напр жений через элементы 16, 17 запрета, исключающие возможность одновременного поступлени  этих импульсов в те моменты времени, когда компенсационные напр жени  обоих компараторов близки по амплитуде к преобразуемому. С поступлением на вход 19 импульса (фиг. 2,6) запуска триггеры 1, 2 старшего разр да устанавливаютс  в положение «1, при котором на выходе делител  6 напр жени  образуетс  отрицательный, а на выходе делител  7 напр жени  - положительный перепады напр жени , по амплитуде равные - (фиг. 2,0). Триггер 3 старшего разр да сигналом с единичного выхода триггера 3 устанавливаетс  в состо ние, при котором по вл ютс  разрешающие сигналы на входах элементов 10-13 данного разр да. В зависимости от соотношени  преобразуемого и компенсационных напр жений разрешающий сигнал по вл етс  на выходе либо элемента 16, либо элемента 17 (при (7.- - срабатывает устройство 9 и разрешаюш,ий сигнал снимаетс  со схемы 17). При этом срабатывает лишь один из триггеров 1 или 2 и измен етс  лишь одно из компенсационных напр жений. Так, при Ux. - триггер 1 сбрасываетс  в исходное состо ние, отключа  компенсационное напр жение, рав- . Триггер 2 при зтом остаетс  в единичном состо нии, и компенсационное напр жение на входе устройства 8 остаетс  равным 2 Изменение компенсационного напр жени  приводит к изменению состо ни  соответствуюш ,его компаратора и сн тию запрета с элементов 12, 13 запрета. В зависимости от состо ни  триггеров 1 и 2 элементом 12 или 13 из перепада напр л ени  па выходе компаратора формируетс  сигнал (фиг. 2, г, д, который через элемент 14 ИЛИ поступает на установ в «1 триггеров 1 и 2 соседнего младшего разр да. Сигналы с единичных выходов этих триггеров через элемент 15 совпадени  устанавливают триггер 3 соседнего старшего разр да в исходное состо ние. В процессе поразр дного уравновешивани  напр жени  на выходах делителей 6 и 7 напр жени  приближаютс  по амплитуде к величине напр жени  /к и в последнем такте уравновешивани  станов тс  равными этому напр жению с погрешностью, не превышающей величины младшего разр да компенсационного напр жени . Таким образом переход к следующему такту преобразовани  осуществл етс  автоматически после установлени  переходных процессов на данном такте преобразовани . Формула изобретени  Двухканальный аналого-цифровой преобразователь поразр дного уравновешивани , содержащий в каждом канале устройство сравнени , делитель напр жени , входы которого соединены с ключами, и триггерный регистр, выходы которого соединены с входами ключей, а нулевые входы - с элементами совпадепи , отличающийс  тем, что, с целью повышени  быстродействи , в него введены дополнительные элементы запрета, а в каждый его разр д - дополнительный триггер, два элемента запрета, элемент ИЛИ и дополнительный элемент совпадени , причем единичный ход дополнительного триггера подключеп к оответствующему выходу одного из триггеов данного разр да, а нулевой - к выходу ополнительного элемента совпадени , входы оторого соединены с единичными выходами

   триггеров смежного младшего разр да, выход дополнительного триггера подключен к первым входам элементов совпадени  и запрета данного разр да, вторые входы которых соединены попарно и подйслючены к выходам дополнительных элементов запрета, своими входами подключенных к выходам устройств сравнени , третьи входы элементов запрета соединены с единичными выходами соответствующих триггеров данного разр да, а выходы через элемент ИЛИ - с единичными входами триггеров сменного младшего разр да.