SU510797A1 - Устройство синхронизации по циклам - Google Patents

Description

1

Изобретение относитс  к технике обработки информапии и может быть использовано в системах с импульсно-кодовой модул цией, а также в системах передачи дискретных сообщений .

Известно устройство дл  синхронизации по циклам, содержащее два регистра сдвига, выходы разр дов каждого из которых подключены через последовательно соединенные дешифратор и решающий блок к формирователю импульсов, причем вход устройства соединен со вторым входом решающего блока, а выход формировател  импульсов подключен к установочным входам разр дов обоих регистров сдвига. Недостатком такого устройства  вл етс  большое врем  вхождени  в синхронизм .

Дл  сокращени  времени вхождени  в синхронизм при произвольном распределении синхрогруппы любого вида по позици м цикла в предлагаемом устройстве между выходами регистров сдвига с одной стороны и их входами с другой стороны включен преобразователь кода, который дополнительно соединен с выходом решающего блока, а также со входом устройства непосредственно и через последовательно соединенные блок выделени  команд и блок коммутации, выход которого одновременно подключен к дополнительному входу дешифратора.

На чертеже дана структурна  электрическа  схема описываемого устройства.

Устройство содержит подключенные к его входу регистры 1 и 2 сдвига, между выходами которых с одной стороны и входами с другой стороны включен преобразователь 3 кода. Выходы разр дов 1-1 - 1-/г и 2-1-2-п, где   - число разр дов, каждого из регистров сдвига подключены через последовательно

соединенные дешифратор 4 и решающий блок 5 к формирователю 6 импульсов. Вход устройства соединен -со вторым входом решающего блока 5, а выход формировател  6 импульсов подключен к установочным входам разр дов 1-1 -1-11 и 2-1-2-11 обоих регистров сдвига. Преобразователь 3 кода дополнительно соединен с выходом решающего блока 5, а также со входом устройства непосредственно и через последовательно соединенные

блок 7 выделени  команд и блок 8 коммутации , выход которого одновременно подключен к дополнительному входу дешифратора 4. Выход дешифратора 4 соединен с выходом устройства .

Устройство работает следующим образом. На вход устройства поступает сигнал, в котором с частотой следовани  циклов на синхропозици х повтор ютс  детерминированные символы синхросигнала. На остальных (информационных ) позици х циклов символы

сигнала по вл ютс  случайно. Общее число позиций каждого цикла входного сигнала и число разр дов 1-1 - 1-п и 2-1-2-л в каждом из регистров 1 и 2 сдвига одинаково.

Символы входного сигнала поступают па преобразователь 3 кода и вместе с си.мволами с выходов регистров 1 и 2 образуют трехзначные комбинации параллельного кода. В преобразователе 3 эти комбинации перекодируютс  в двухзначные комбинации параллелького кода, которые затем продвигаютс  по регистрам сдвига. Таким образом, кажда  двухзначна  комбинаци  с выхода преобразовател  3 поступает снова на его вход через цикл.

Перекодирование в преобразователе 3 осуществл етс  так, что детерминированным символам синхросигнала соответствуют определенные двухзначные комбинации на его выходе , а случайно по вл ющимс  символам на информационных позици х входного сигнала - другие двухзначные комбинации. Подключенный к выходам разр дов 1- --1-/г и 2-1-2-  регистров сдвига дещифратор 4 дешифрирует ко.мбкнации, соответствующие синхросигналу. Па основе сравнени  входного сигнала и сигнала с выхода дешифратора 4решающий блок 5 выносит рещение о наличии или отсутствии синхронизма по циклам.

В режиме синхронизма по циклам сигнал с выхода решающего блока 5 устанавливает такой режим преобразовател  3, при котором двухзначные комбинации с выходов последних  чеек регистров 1 и 2 сдвига преобразуютс  в выходпые двухзначные комбинации преобразовател  3 независимо от символов сигнала на входе устройства.

В случае отсутстви  синхропизма но циклам сигнал с выхода решающего блока 5 переводит преобразователь 3 в режим перекодировани  трехзначных комбинаций параллельного кода в двухзначные. Одновременно по сигналу с выхода решающего блока 5 формирователь 6 импульсов в начальный момент ноиска синхронизма устанавливает все разр ды 1-1 - -п и 2-1-2-п регистров 1 и 2 в исходное состо ние.

В процессе поиска синхронизма но циклам на выходе преобразовател  3 образуютс  определенные двухзначные комбинации, соответствующие детерминированны.1 символам

синхросигнала, и другие двухзначные комбинации , соответствующие случайно по вл ющимс  информационным символам. Дешифратор 4 обнаруживает комбинации, соответствующие синхросимволам, и определ ет таким образом временное положение синхропозиций во входном сигнале. В результате сравнени  входного сигнала и сигнала с выхода дешифратора 4 решающий блок 5 определ ет момент завершени  процесса поиска и переводит устройство в установившийс  режим поддержани  синхронизма по циклам.

Блок 7 выделени  команд и блок коммутации 8 служат дл  перестройки дешифратора 4 и преобразовател  3 при изменении раснределени  символов синхросигнала по позици м цикла, изменении числа синхросимволов, передаваемых в каждом цикле, или каком-либо другом изменении характера передачи синхросимволов в импульспо-кодовом сигнале. Команда об изменении характера передачи синхросигнала выдел етс  в блоке 7, и по сигналу с его выхода блок 8 коммутации осуществл ет необходи.мую перестройку дешифратора 4 и преобразовател  3.

Claims (1)

1. Формула изобретени 

   Устройство дл  синхронизации по циклам, содержащее два регистра сдвига, выходы разр дов каждого из которых подключены через последовательно соединенные дешифратор и решающий блок к формирователю импульсов, причем вход устройства соединен со вторым входом рещающего блока, а выход формировател  импульсов подключен к установочным входам разр дов обоих регистров сдвига, о тл и чающеес  тем, что, с целью сокращени  времени вхол-сдени  в синхронизм при произвольпом распределении синхрогруппы любого вида по позици м цикла, между выходами регистров сдвига с одной стороны и их входами с другой стороны включен нреобразователь кода, который дополнительно соединен с выходом решающего блока, а также со входом устройства непосредственно и через иоследовательно соединенные блок выделени  команд и блок коммутации, выход которого одновременно подключен к дополнительному входу дешифратора.