SU499672A1 - Резервированный делитель частоты - Google Patents
Резервированный делитель частотыInfo
- Publication number
- SU499672A1 SU499672A1 SU2011771A SU2011771A SU499672A1 SU 499672 A1 SU499672 A1 SU 499672A1 SU 2011771 A SU2011771 A SU 2011771A SU 2011771 A SU2011771 A SU 2011771A SU 499672 A1 SU499672 A1 SU 499672A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- channel
- frequency divider
- output
- input
- memory element
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
1
Изобретение относитс к электронным цифровым системам с резервированием и может быть использовано в качестве хранител времени в сочетании с высокостабильным генератором в услови х случайных сбоев отдельных элементов.
Известно устройство, содержащее два канала делени , каждый из которых состоит из делител частоты и схемы контрол . Однако при возникновении случайного сбо в одном из каналов этот канал отключаетс и при последующем сбое второго канала устройство становитс неработоспособным.
Целью изобретени вл етс коррекци случайных сбоев. С этой целью в каждый канал делени введен элемент пам ти, при этом входы элемента пам ти каждого канала подключены к выходам схемы контрол , а выход - ко входу схемы контрол и входу установки делител частоты, выход которого через элемент задержки соединен со входом элемента пам ти другого канала делени .
На чертеже представлена схема резервированного делител частоты, который состоит из делителей частоты 1, 2, схем контрол 3, 4, элементов пам ти 5, 6, элементов задержки 7, 8, контрольных делителей частоты 9, 10, логических элементов «И 11 -14, логических элементов «НЕ 15, 16.
На входы делителей частоты 1, 2 и контрольных делителей частоты 9, 10 схем контрол 3, 4 подаетс входна последовательность импульсов. Выходы делителей 1, 2 соединены соответственно со входами логических элементов «И 11, 12, 13, 14 схем контрол 3, 4 каждого канала делени и с входами элементов задержки 7, 8. Входы логических элементов «И 11 и 14 соединены соответственно с выходами контрольных делителей частоты 9, 10 схем контрол , а входы логических элементов «И 12, 13 соединены с выхода,ми контрольных делителей 9, 10 через логические элементы «НЕ 15, 16. Выходы
логических элементов «И 11, 14 соединены соответственно со входами элементов пам ти 5, 6 каждого -канала, а выходы логических элементов «И 12, 13 соединены с другими входами элементов пам ти 5, 6. Выходы элементов пам ти соединены соответственно со входами установки делителей частоты 1, 2 и схем контрол 3, 4 каждого канала.
Выход делител частоты 1 через элемент задержки 7 соединен со входом элемента пам ти 6, выход делител частоты 2 через элемент задержки 8 - со входом элемента пам ти 5 другого канала.
Работает резервированный делитель частоты следующим образом.
Поскольку оба канала делени работают аналогично, рассмотрим работу одного канала делени . Входна последовательность импульсов поступает на входы делител частоты 1 и контрольного делител частоты 9. Импульсы с выхода делител частоты 1 поступают на входы логических элементов «И И, 12, импульсы с выхода контрольного делител 9 - на другой вход логического элемента «И 11 и через логический элемент «НЕ 15 на другой вход логического элемента «И 12. При совпадении импульсов на выходах делител частоты 1 и контрольного делител частоты 9 по вл етс сигнал на выходе логического элемента «И 11, который подтверждает состо ние элемента пам ти 5, соответствующее исправному состо нию канала делени . При несовпадении импульсов на выходах делител частоты 1 и контрольного делител 9 по вл етс сигнал на выходе логического элемента «И 12, который устанавливает элемент пам ти 5 в состо ние, соответствующее неисправному состо нию канала делени . На выходе элемента пам ти 5 по вл етс сигнал , который устанавливает делитель частоты 1 и контрольный делитель частоты 9 в исходное состо ние и держит их в этом состо нии (делители останавливаютс ).
Если второй канал исправлен, сигнал с выхода делител частоты 2 через элемент задержки 8 устанавливает элемент пам ти 5 в
состо ние, соответствующее исправному состо нию своего канала, сигнал на выходе логического элемента пам ти 5 исчезает и первый канал делени начинает работать. При этом начальное состо ние делителей частоты 1, 2 и контрольных делителей частоты 9, 10 выбираетс в соответствии с величиной задержки элементов задержки 7, 8. Иначе говор , начальное состо ние делителей таково , что после восстановлени сбившегос канала по исправному оба канала работают синхронно: т. е. импульсы на выходах делителей 1 и 2 по вл ютс одновременно. При сбое второго канала процесс коррекции протекает аналогично.
Claims (1)
- Формула изобретениРезервированный делитель частоты, содержащий два канала делени , каждый из которых состоит из делител частоты и схемы контрол , отличающийс тем, что, с целью коррекции случайных сбоев, в каждый канал делени введен элемент пам ти, при этом входы элемента пам ти каждого канала подключены к выходам схемы контрол , а выход - ко входу схемы контрол и входу установки делител частоты, выход которого через элемент задержки соедийен со входом элемента пам ти другого канала делени .ходВыход 1 каналаllcTipaSностъ1 канала .Ислра ностпъ2 каналаZ напала
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2011771A SU499672A1 (ru) | 1974-04-02 | 1974-04-02 | Резервированный делитель частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2011771A SU499672A1 (ru) | 1974-04-02 | 1974-04-02 | Резервированный делитель частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
SU499672A1 true SU499672A1 (ru) | 1976-01-15 |
Family
ID=20580652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2011771A SU499672A1 (ru) | 1974-04-02 | 1974-04-02 | Резервированный делитель частоты |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU499672A1 (ru) |
-
1974
- 1974-04-02 SU SU2011771A patent/SU499672A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0420484B2 (ru) | ||
US3200204A (en) | Ring counter and marker | |
SU499672A1 (ru) | Резервированный делитель частоты | |
US3725791A (en) | Divider circuits | |
SU696607A2 (ru) | Резервированный делитель частоты | |
US3613014A (en) | Check circuit for ring counter | |
SU403076A1 (ru) | Двоичный счетчик | |
US3770982A (en) | Majority logic system | |
SU805319A2 (ru) | Резервированное устройство | |
US3564448A (en) | Redundant oscillator system | |
SU551644A1 (ru) | Резервированное устройство | |
SU928685A1 (ru) | Резервированное устройство | |
SU546889A1 (ru) | Устройство дл управлени переключением резерва | |
SU479115A1 (ru) | Адаптивное вычислительное устройство с поразр дной обработкой информации | |
SU608277A1 (ru) | Резервированное устройство | |
SU1431061A1 (ru) | Резервированный распределитель импульсов | |
SU432702A1 (ru) | Резервированный счетчик импульсов | |
SU849497A2 (ru) | Резервированный делитель частоты | |
SU1138931A1 (ru) | Резервированный генератор | |
SU619902A1 (ru) | Адаптивное резервированное устройство | |
SU1108625A1 (ru) | Резервированный двухканальный делитель частоты | |
SU805496A2 (ru) | Резервированный делитель частоты сле-дОВАНи иМпульСОВ | |
SU449449A1 (ru) | Резервированный триггерный делитель частоты | |
RU1772898C (ru) | Резервированный генератор импульсов | |
SU1275737A1 (ru) | Резервированный триггер |