SU492883A1 - Устройство дл поиска псевдослучайного сигнала по задержке - Google Patents
Устройство дл поиска псевдослучайного сигнала по задержкеInfo
- Publication number
- SU492883A1 SU492883A1 SU2034750A SU2034750A SU492883A1 SU 492883 A1 SU492883 A1 SU 492883A1 SU 2034750 A SU2034750 A SU 2034750A SU 2034750 A SU2034750 A SU 2034750A SU 492883 A1 SU492883 A1 SU 492883A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- pseudo
- searching
- delay
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Сущность изобретени состоит в том, что -врльшинствор ошибок, вводимых в опорный генератор обнаруживаетс схемой из дополнительно введенных элементов значительно быстрее, чем это делаетс коррел тором . В результате этого необходимость в большом числе проверок отпадает и общее врем поисков уменьшаетс .
На чертеже показана блок-схема уст- ройства .
Оно состоит из коррел тора 1, порого (вого Элемента 2, ограничител 3, мажори- тарного элемента 4, регистров 5 и 6, сдвоенного переключател 7, элемента ИЛИ-НЕ 8, счетчика 9 и сумматоров 10, 11, 12...
Устройство работает следующим образом .
В исходном состо нии подвижные контаты переключател 7 наход тс в положении а и видеосигнал с выхода ограничител постукает в регистры 5 и 6, а элемент ИЛИ-НЕ 8 заперт сигналом, подаваемым на один из его входов. После того, как все чейки регистров 5 и 6 заполн тс поступающей . информацией, переключатель устанавливаетс в положение б, а запрещающий сигнал со входа элемента ИЛИ-НЕ снимаетс ; на вход регистра 5 продолжают поступать сигналы с выхода ограничител , а на вход регистра 6 поступают сигналы с выхода мажоритарного элемента 4. При этом значительна часть ошибок во входной последовательности ис- правл етс с помощью сумматоров 11, 12 и мажоритарного элемента 4, а неисправленные ошибки обнаруживаютс сумматорами 1О и 11. Эти сумматоры вычисл ют соотношени 0. - ft/. i - П ле П
и /п - степени слагаемых генераторного полинома псевдослучайной последователь ности Х + 1.
Если сигнал на выходе мажоритарного элемента не содержит ошибок, то на выходе сумматора Ю будет последовательность нулевых символов, поскольку в этом случае справедливо соотношение:
а. а,-.„ ui.j, -о
Последовательность нулевых символов будет также и в том случае, если ошибки расположены по закону псевдослучайной последовательности максимальной длины, однако веро тность этого мала.
Полученные на выходе сумматора 10 подр д П -нулевых символов с большой веро тностью свидетельствуют о том, чтоэ в регистр 6 записан неискаженный отре- зок последовательности. В этом случае счетчик 9 вьщает сигнал на переключение ключа 7 в положение в и начинаетс проверка правильности введенной оценки с помощью коррел тора. Если сигнал на выходе мажоритарного элемента содержит ошибки ,, то справедливо соотношение: . -t (.
D ЭТОМ случае, на выходе сумматора 1О
по витс единичный сигнал, который устаиовит счетчик 9 в исходное (нулевое) состо ние , и ввод оценки продолжатьс .дальше до тех пор, пока не будет получено /if нулей на выходе сумматора 10.
Таким образом, схема автоматически находит отрезок последовательности, веро тность искажени которого мала и толь-; ко после этого разрешает окончательную, дтроверку с помощью коррел тора.i
Формула изобретени
Устройство дл поиска псевдослучайного сигнала по задержке, содержащее коррел тор , подключенный первым входом ко входу устройства и через ограничитель коi
входу первого сдвигающего регистра, пороговый элемент, подключенный к выходу коррел тора , второй вход которого соединен с переключателем, подключенным ко входу
5 второго сдвигающего регистра, выходы раз- р дов сдвигающих регистров, кроме первых, соединеньг через сумматоры по модулю два с соответствующими входами мажори- тарного элемента, а первый разр дный выход первого сдвигающего регистра подклю- чен Ко входу мажоритарного элемента не- посредственно, отличающеес тем, что, с целью уменьшени времени поиска , устройство содержит дополнительный
5 сумматор по модулю два, элемент ИЛИ- НЕ и счетчик, вход которого подключен к выходу элемента ИЛИ-НЕ, один из входов которого соединен с выходом дополнительного сумматора по модулю два, выходом
) подключенного к установочному входу счетчика , а входами соединенного соответственно с одним из входов мажоритарного эле . мента и со входом второго регистра сдвига . Сигн.ЗиУ(д.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2034750A SU492883A1 (ru) | 1974-06-18 | 1974-06-18 | Устройство дл поиска псевдослучайного сигнала по задержке |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2034750A SU492883A1 (ru) | 1974-06-18 | 1974-06-18 | Устройство дл поиска псевдослучайного сигнала по задержке |
Publications (1)
Publication Number | Publication Date |
---|---|
SU492883A1 true SU492883A1 (ru) | 1975-11-25 |
Family
ID=20587997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2034750A SU492883A1 (ru) | 1974-06-18 | 1974-06-18 | Устройство дл поиска псевдослучайного сигнала по задержке |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU492883A1 (ru) |
-
1974
- 1974-06-18 SU SU2034750A patent/SU492883A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3398400A (en) | Method and arrangement for transmitting and receiving data without errors | |
US3882457A (en) | Burst error correction code | |
GB1105583A (en) | Error detection and/or correction of digital information | |
CA2130551A1 (en) | Method for determining the number of defective digital bits (defective bit number) transmitted over a data-transmission path to be tested, and device for the carring out of the method | |
SU492883A1 (ru) | Устройство дл поиска псевдослучайного сигнала по задержке | |
GB1530406A (en) | Detection of errors in digital signals | |
RU2270521C1 (ru) | Устройство декодирования циклического кода хемминга | |
SU1619264A1 (ru) | Генератор псевдослучайной бинарной последовательности | |
SU760463A1 (ru) | Устройство для измерения характеристик дискретного канала связи 1 | |
KR950010919B1 (ko) | 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치 및 방법 | |
SU843267A1 (ru) | Устройство защиты от ошибок | |
SU500528A1 (ru) | Устройство дл поиска псевдослучайного сигнала по задержке | |
SU1124441A1 (ru) | Устройство дл цикловой синхронизации порогового декодера | |
GB1198510A (en) | Data Transmission System | |
KR940004997Y1 (ko) | 디지틀 데이터 신호의 에러검출 장치 | |
SU447718A1 (ru) | Устройство дл определени псевдослучайного сигнала по задержке | |
SU1522415A1 (ru) | Декодирующее устройство | |
SU758552A1 (ru) | Устройство выделени рекурентного сигнала с обнаружением ошибок | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода | |
SU1399893A1 (ru) | Устройство дл исправлени стираний | |
RU2025050C1 (ru) | Приемник мажоритарно уплотненных сигналов с проверкой на четность | |
SU392602A1 (ru) | Устройство фазирования псевдослучайных последовательностей | |
SU1083387A1 (ru) | Декодер циклического кода с исправлением ошибок и стираний | |
SU422116A1 (ru) | ||
SU634469A1 (ru) | Устройство дл исправлени ошибок в кодовой комбинации |