SU451198A1

SU451198A1 - Pulse counter

Info

Publication number: SU451198A1
Application number: SU1826188A
Authority: SU
Inventors: Эрлен Ошерович Вольфовский; Иван Игнатьевич Трофимов; Игорь Константинович Хомяков
Original assignee: Предприятие П/Я А-7160
Priority date: 1972-09-08
Filing date: 1972-09-08
Publication date: 1974-11-25

Description

Изобретение относитс Е шшуль сной технике.This invention relates to an E shshul technique.

Известен счетчик импульсов, со-держащий элеиентарные счет ики рдинаковой разр дности со схеиой ЯЛИ на входе, триггер со схемой И if на единичное выходе, элеиент задержки и узел контрол нулевого состо ни устройства, причеи первы входы схеи МЛИ соединены с выходом схеш И, вход которой соединен с шиной входных импульсов контрол , выход переноса каждого элементарного счетчика соединен с вторым входом схемы ИЛИ последующего элементарного счетчика, единичный :вход триггера соединен с шиной контрол .A pulse counter is known, which contains elementary counters of equal order with an YALI circuit at the input, a trigger with the AND if circuit on a single output, a delay element and a device controlling the zero state of the device, and the first inputs of the MLI circuit are connected to the output of the Shesh And, the input which is connected to the control input pulse bus, the transfer output of each elementary counter is connected to the second input of the OR circuit of the subsequent elementary counter, single: the trigger input is connected to the control bus.

Целью изобретени вл етс повышение полноты мсокращени времени контрол и расширение функциональных возможностей устройства.The aim of the invention is to increase the completeness of the monitoring time and expand the functionality of the device.

Дл этого оно дополнительно содержит многовходовую схему МИ, входы которой соединены с выходамиFor this, it additionally contains a multi-input MI circuit whose inputs are connected to the outputs.

1пёреноса элементарных счетчиков, а выход соединен с нулевым входом тр1иггера, выход схемы И соединен с первым входом схемы ИЛИ первого1powering elementary counters, and the output is connected to the zero input of the transmitter, the output of the circuit AND is connected to the first input of the circuit OR the first

5 элементарного счетчика через элв. мент задержки, шина контрол дополнительно соединена с входами установки нул старших разр дов всех элементарных счетчиков, с входами5 elementary counter via elv. the delay ment, the control bus is additionally connected to the inputs of the zero-order installation of all the elementary counters, with the inputs

0 установки нул младших разр дов всех элементарных счетчиков, кроме первого, и с входами установки единицы всех остальных разр дов элементарных счетчиков.0 sets the zero least significant bits of all the elementary counters except the first one, and with the unit inputs of the unit of all the remaining bits of the elementary counters.

5 На чертеже приведена функциональна блок схема счетчиков.5 The drawing shows the functional block diagram of the counters.

Счетчик импульсов содержит триггеры , 2, схему И 3, многовходовые схемы ИЛИ ч, 5, много0 входовую схему И б, элементы за-, держки 7,8, элементарные счетчики 9 одинаковой разр дности, шину входных импульсов контрол iO, ШИНУThe pulse counter contains triggers, 2, scheme AND 3, multi-input circuits OR h, 5, multi0 input circuit AND b, elements of the holding, 7.8, elementary counters 9 of the same size, bus of control pulses iO, BUS

контрол li, шину исправно 12, 1ШИНУ неисправно 13. вхол сч15тчи5 |Ш|1ну неисправно ка в режиме раооты после окончани проверки i4. Счетчик работает следующим обра ри поступлении сигнала на шину 11 триггеры I и 2 устанавливаютс в состо ние 1, в первом счетчике 9 устанавливаетс число , где т- число разр дов элементарного счетчика, а в осталь ных счетчиках У устанавливаетс числоМа г --Я Схема И 3 открываетс и пропускает входные импульсы на входы всех счетчиков 9 После поступлени на шину J-O числа импульсов, равного 2 - , в первом счетчике S будет зафиксировано число , а в остальных счетчиках - число , Следующий импульс входной часто ты устанавливает все счетчики 9. кроме первого, в состо ние , а при поступлении импульса с выхода элемента 8 на выходе первого счетчика 9 формируетс импульс переполнени , который вызывает переполнение всех остальных счетчиков 9, В результате все разр ды счетчиков 9 устанавливаютс в состо ние О, Импульс переполнени с выхода первого счетчика 9 поступает через схему ИЛИ 4 на нулевой вход триггера -t, Схема И 3-закрываетс , и поступление входных импульсов на входы счетчиков 9 прекращаетс . Импульс переполнени последнего счетчика задерживаетс элементом 7 на врем I, где Т - период следовани входных импульсов. ЕСЛИ все разр ды счетчика установлены в 6 открыта то схема состо ние и импульс с выхода элемента v поступает на ШИНУ 12 и на нулевой вход триггера 2. ЕСЛИ вследствие неисправности не будет установлен в состо ние V какои либо разр д счетчика 9 или триггер I, то сигнал на выходе схемы б не формируетс , триггер 2 остаетс в состо нии 1 и с шины ХЗ можно сн ть сигнал неисправно . При форшровании ложного импульса переполнени в каком либо счетчике 9 триггер 1 будет установлен в состо ние О, и поступление входных иипульсов на входы счетчиков прекращаетс , следствие этого импульс на выходе схемы И 6 не формируетс и триггер .2 остаетс в состо нии 1. ПРЕДМЕТ ИЗОБРЕТЕНИЯ Счетчик импульсов, содерасащий элементарные счетчики одинаковой разр дности со схемой ИЛИ на входе , триггер со схемой И на единичном выходе, элемент задержки и узел контрол нулевого состо ни устройства, причем первые входы схем МИ соединены с выходом схемы И, вход которой соединен с шиной входных импульсов контрол , выход переноса каждого элементарного счетчика соединен с вторым входом схемы ИЛИ последующего элементарного счетчика, единичный вхцд триггера соединен с шиной контрол , отличающийс тем, что, с целью повышени полноты и сокращени времени контрол и расширени функциональных возможностей устройства, оно дополнительно содержит многовходовую схему ШШ, входы которой соединены с выходами переноса элементарных счетчиков, а выход соединен с нулевым входом триггера, выход схемы И соединен с первым входом схемы ИЛИ первого элементарного счетчика через элеибнг задержки, шина контрол дополнительно соединена с входами установки нул старших разр дов всех элементарных счетчиков, с входами установки нул младшихразр дов всех элементарных счетчиков, кроме первого, и с входами установки едивицы всех остальных разр дов эле- i ментарных счетчиков.control li, bus 12, 1, the BUS is faulty 13. idle touch15 | W | 1, the fault is in the roota mode after the end of the i4 test. The counter operates as follows: the signal arrives on bus 11; triggers I and 2 are set to state 1; in the first counter 9 a number is set, where m is the number of bits of the elementary counter, and in the remaining counters V the number is set. 3 opens and transmits input pulses to the inputs of all counters 9 After the number of pulses equal to 2 on the JO bus, a number will be fixed in the first counter S, and a number will be fixed in the other counters. The next input pulse often sets all the counters 9. go to the state, and when a pulse arrives from the output of element 8, an overflow pulse is generated at the output of the first counter 9, which causes all other counters 9 to overflow. As a result, all bits of the counters 9 are set to the state O, the overflow pulse from the output of the first counter 9 enters through the OR circuit 4 to the zero input of the trigger -t, the AND circuit 3 is closed, and the input pulses to the inputs of the counters 9 are terminated. The overflow pulse of the last counter is delayed by element 7 for the time I, where T is the period of the following pulses. IF all the bits of the counter are set to 6, this circuit is open and the pulse from the output of the element v goes to BUS 12 and to the zero input of trigger 2. IF due to a fault it will not be set to state V which either the discharge of counter 9 or trigger I, then the signal at the output of the circuit b is not formed, the trigger 2 remains in state 1 and the signal from the XZ bus can be cleared. When forcing a false overflow pulse in any counter 9, the trigger 1 will be set to state O, and the input pulses to the inputs of the counters will stop, the resultant pulse will not form at the output of circuit 6 and the trigger .2 will remain in state 1. SUMMARY OF THE INVENTION A pulse counter containing elementary counters of the same size with the OR circuit at the input, a trigger with the AND circuit at the single output, a delay element and a device zero control node, the first inputs of the MI circuits connected to the output And the input of which is connected to the bus of control input pulses, the transfer output of each elementary counter is connected to the second input of the OR circuit of the subsequent elementary counter, the single trigger of the trigger is connected to the control bus, characterized in that in order to increase completeness and reduce the time of control and expanding the functionality of the device, it additionally contains a multiple-input WL circuit, the inputs of which are connected to the transfer outputs of elementary counters, and the output is connected to the zero input of a trigger, output The AND circuit is connected to the first input of the OR circuit of the first elementary counter via delay elabng, the control bus is additionally connected to the installation inputs of the zero most significant bits of all the elementary meters, with the installation inputs of the zero minor digits of all the elementary meters except for the first the remaining bits of the elementary i counters.