SU408312A1

SU408312A1 - DEVICE FOR THE INVESTIGATION OF GRAPHS

Info

Publication number: SU408312A1
Application number: SU1680876A
Authority: SU
Inventors: В. Епихин В.
Priority date: 1971-07-09
Filing date: 1971-07-09
Publication date: 1973-12-10

Description

1one

Изобретение относитс к вычислительной технике и может быть исиользовано дл исследовани характеристик графов, в частности дл определени доступности графа дл произвольной вершины i, т. е. величины 2 ijThe invention relates to computing and can be used to study the characteristics of graphs, in particular to determine the availability of a graph for an arbitrary vertex i, i.e., the value 2 ij

(), где i - произвольна вершина графа, п - число вершин графа, dj, j - рассто ние между вершинами i и /.(), where i is an arbitrary vertex of the graph, n is the number of vertices of the graph, dj, j is the distance between the vertices i and /.

Известно устройство дл определени рассто ни между вершинами графа, содержаш .ее запоминаюшие триггеры вершин, многовходовые схемы «ИЛИ, ключи, двухвходовую схему «ИЛИ, управл емые ключевые схемы, управл юшие входы которых подключены к единичным выходам запоминаюших триггеров вершин, а выходы соединены между собой в схему, отображаюш,ую граф, распределитель с шиной окончани испытаний, линию задержки, счетчик, шину тактовых импульсов и шину установки в исходное состо ние .A device is known for determining the distance between vertices of a graph, containing its memorized vertex triggers, OR multi-input circuits, keys, OR OR two-input circuit, controllable key circuits, whose control inputs are connected to single outputs of vertex memorizing triggers, and the outputs are connected between a diagram, a graph, a distributor with a test bus, a delay line, a counter, a clock bus and an installation bus in the initial state.

Однако при использовании известного устройства требуетс много времени.However, using the prior art device takes a lot of time.

Целью изобретени вл етс сокращение времени определени доступности графа дл произвольной вершины.The aim of the invention is to reduce the time to determine the availability of a graph for an arbitrary vertex.

Дл этого в устройстве выходы управл емых ключевых схем подключены ко входам многовходовых схем «ИЛИ, выходы многовходовых схем «ИЛИ подключены к единичным входам запоминаюш,их триггеров вершин, причем единичный вход запоминаюш,его триггера исследуемой вершины соединен с выходом двухвходовой схемы «ИЛИ, единичные To do this, in the device, the outputs of controlled key circuits are connected to the inputs of multi-input circuits "OR, outputs of multi-input circuits" OR are connected to single inputs of the memory, their trigger points, and the single input of the studied vertex is connected to the output of the two-input scheme "OR, single

/I входы запоминающих триггеров остальных вершин подключены к первым входам ключей, выходы распределител подключены ко вторым входам ключей, выходы которых соединены между собой и подключены к нулевым входам запоминающих триггеров всех вершин и ко входу линии задержки, выход которой подключен к первому входу распределител и к первому входу двухвходовой схемы/ I inputs of memory triggers of the remaining vertices are connected to the first inputs of the keys, the outputs of the distributor are connected to the second inputs of the keys, the outputs of which are interconnected and connected to the zero inputs of the memory triggers of all the vertices and to the input of the delay line whose output is connected to the first input of the distributor and to the first input of the two-input circuit

«ИЛИ, шина тактовых импульсов подключена к первому входу счетчика и входу управл емой ключевой схемы исследуемой вершины , а шина установки в исходное состо ние соединена со счетными входами запоминающих триггеров всех вершин, кроме исследуемой , и со вторыми входами распределител , счетчика и двухвходовой схемы «ИЛИ. На чертеже приведена блок-схема устройства ."OR, the clock pulse bus is connected to the first input of the counter and the input of the controlled key circuit of the studied vertex, and the setup bus to the initial state is connected to the counting inputs of the memory triggers of all the vertices, except for the studied one, and with the second inputs of the distributor, counter and two-input circuit" OR. The drawing shows a block diagram of the device.

Устройство содержит запоминающие триггеры 1 с единичными входа.ми 2, нулевыми входами 3 и единичными выходами 4, управл емые ключевые схемы 5 со входами 6 и выходами или входами 7, многовходовые схемы «ИЛИ 8, ключи 9, распределитель 10, линию задержки 11, двухвходовую схему 3 «ИЛИ 12, счетчик 13, шину 14 установки, шину 15 тактовых импульсов и шину 16 окончани испытани . Выходы 7 управл емых ключевых схем 5 соединены между собой в схему, отображаю-5 щую граф. Работа устройства рассматриваетс па при- .мере определени доступности графа дл первой вершины. Дл этого шину 15 подключают ко входу 6 управл емой ключевой схе-Ю мы 5 первой вершины, а выход схемы 12 подключают к единичному входу 2 запоминающего триггера 1 первой вершины. После этого по шине 14 поступает импульс, по которому устройство устанавливаетс в15 исходное состо ние, при этом счетчик 13 находитс в нулевом положении, распределитель 10 находитс в первом .положении и на его первом выходе имеетс потенциал, запоминающий триггер 1 первой вершины нахо-20 дитс в единичном положении (устанавливаетс через схему «ИЛИ 12), а запоминающие триггеры остальных вершип наход тс в нулевом положении. Запоминающий триггер 1 первой вершины25 открывает управл емую ключевую схему 5 первой вершины и между ее входом 6 и выходами 7 образуетс электрический контакт. Распределитель 10 первым выходом открывает ключ 9, подключенный к единичному вы-30 ходу 4 запоминаюшего триггера 1 второй вершины (каждый t-ый выход распределител 10 подключен ко входу ключа 9, второй вход которого подключен к единичному выходу 4 запоминающего триггера 1 соответ-35 ствующего (г+1) вершине). После установки устройства в исходное состо ние по щине 15 начинают поступать тактовые импульсы на вход счетчика 13 и на вход 6 управл емой ключевой схемы 5 пер-40 вой вершины. Через выходы 7 открытой управл емой схемы 5 первой вершины импульс поступает на входы 7 управл емых ключевых схем 5, соответствующих вершинам графа, рассто ние до которых от первой вер-45 щины равно единице. Со входов 7 управл емых ключевых схем 5 этих верщин импульс через схемы «ИЛИ 8 перебрасывает запоминающие триггеры 1 в50 единичное положение. Открываютс соответствующие управл емые ключевые схемы 5 и между входами 6 и выходами 7 этих управл емых ключевых схем 5 образуетс электрический контакт.55 Второй импульс, поступающий по шине 15, перебросит в единичное положение запомичающие триггеры 1 вершин, рассто ние до которых от первой вершины равно двум. Врем срабатывани управл емых ключе-60 вых схем 5 должно превышать длительность импульса, поступающего по шине 15. Таким образом, запоминающий триггер 1 вершины (исключа первую) переброситс в единичное положение после серии импульсов,65 4 равной рассто нию до этой вершины от первой . Как только запоминающий триггер 1 второй вершины переброситс в единичное положение после ki импульсов (ki - рассто ние от первой вершины до второй), поступивших ногшине 15, через ключ 9 поступит импульс с этого запоминающего триггера 1 на сброс всех запоминающих триггеров 1 в нулевое положение и на вход линии задержки 11. С выхода линии задержки импульс перевоДит распределитель 10 во второе положение и через схему «ИЛИ 12 устанавливает запоминающий триггер 1 первой вершины в единичное положение. Устройство устанавливаетс в положение дл определени рассто ни от первой вершипы до третьей. Последующие k импульсов ( kz - рассто ние от первой вершины до третьей), поступающие по шине 15, приведут устройство в положение дл определени рассто пие от первой вершины до четвертой и т. д. При переходе распределител 10 из ( -1) положени в л положение ( - число вершин графа) на шине 16 по вл етс сигнал окончани испытани , по которому прекращаетс поступлепие тактовых импульсов по шине 15. Счетчик 13 показывает величину, равную . т. е. доступности графа дл нервой вершины. Иоедмет изобретени предмет изооретени Устройство дл исследовани графов, содержащее запоминающие триггеры вершин, многовходовые схемы ИЛИ, ключи, двухвходовую схему «ИЛИ, управл емые ключевые схемы, управл ющие входы которых подключены к единичным выходам запоминающих триггеров верщин, а выходы соединены между собой в схему, отображаюшую граф, распределитель , линию задержки, счетчик, шину тактовых импульсов и шину установки в исходное состо ние, отличаюшеес тем, что, с целью сокращени времени определени доступности графа дл произвольной верщины , в нем выходы управл емых ключевых схем подключены ко входам многовходовых схем «ИЛИ, выходы многовходовых схем «ИЛИ подключены к единичным входам запоминающих триггеров верщин, причем единичный вход запоминающего триггера исследуемой верщины соединен с выходом двухвходовой схемы «ИЛИ, единичные выходы запомипающих триггеров остальных верщин подключены к первым входам ключей, выходы распределител подключены ко вторым входам ключей, выходы которых соединены между собой и подключены к нулевым входам запоминаюших триггеров всех вершин и ко входу линии задержки, выход которой подключен к первому входу распределител и к первому входу двухвходовой схемы «ИЛИ, щина тактовых импульсов подключена к первому входу счетчика и входу управл емой ключевой схемы исследуемой вершиины , а шина установки в исходное состо ние соединена со счетными входами запоминающих триггеров всех вершин, кроме исследуемой , и со вторыми входами распределител , счетчика и двухвходовой схемы «ИЛИ.The device contains memory triggers 1 with single inputs 2, zero inputs 3 and single outputs 4, controlled key circuits 5 with inputs 6 and outputs or inputs 7, multi-input circuits OR 8, keys 9, distributor 10, delay line 11, a two-input circuit 3 or 12, a counter 13, a setting bus 14, a clock bus 15 and a test bus 16. The outputs 7 of the controlled key circuits 5 are interconnected into a circuit displaying a graph. The operation of the device is considered by pa in determining the availability of the graph for the first vertex. To do this, the bus 15 is connected to the input 6 of the controlled key circuit 5 of the first vertex, and the output of the circuit 12 is connected to the single input 2 of the storage trigger 1 of the first vertex. After that, the bus 14 receives a pulse through which the device sets the initial state to B15, while the counter 13 is in the zero position, the distributor 10 is in the first position, and at its first output there is a potential that stores the trigger 1 of the first vertex of the 20 in a single position (set via the "OR 12" scheme), and the memory triggers of the rest of the version are in the zero position. The memory trigger 1 of the first vertex 25 opens the control key circuit 5 of the first vertex and an electrical contact is formed between its input 6 and the outputs 7. The distributor 10 opens the key 9 with the first output connected to unit-30 move 4 of the memorized trigger 1 of the second vertex (each t-th output of the distributor 10 is connected to the input of the key 9, the second input of which is connected to the unit output 4 of the memory trigger 1 of the corresponding (r + 1) apex). After the device is installed, clock pulses begin to flow to the initial state along the bus 15 to the input of the counter 13 and to the input 6 of the controlled key circuit 5 of the first-40 vertex. Through the outputs 7 of the open controlled circuit 5 of the first vertex, a pulse arrives at the inputs 7 of the controlled key circuits 5, corresponding to the vertices of the graph, the distance to which from the first vertex is equal to one. From the inputs 7 of the controlled key circuits 5 of these vertices, the impulse goes through the “OR 8” circuits that store the triggers 1 to 50 in a single position. The corresponding controlled key circuits 5 are opened and an electrical contact is formed between the inputs 6 and the outputs 7 of these controlled key circuits 5.55 The second impulse arriving on bus 15 will transfer to the single position the switching triggers 1 of the vertices, the distance to which from the first vertex is two. The response time of the controlled key-60 of the output circuits 5 must exceed the duration of the pulse coming through the bus 15. Thus, the storage trigger 1 of the vertex (excluding the first) is transferred to the single position after a series of pulses 65 4 equal to the distance to this vertex from the first. As soon as the memory trigger 1 of the second vertex is transferred to the single position after ki pulses (ki is the distance from the first vertex to the second) received by foot 15, key 9 will receive a pulse from this memory trigger 1 to reset all memory triggers 1 to the zero position and to the input of the delay line 11. From the output of the delay line, the impulse transfers the distributor 10 to the second position and through the “OR 12” scheme sets the memory trigger 1 of the first vertex to the single position. The device is set to a position for determining the distance from the first vertex to the third. Subsequent k pulses (kz is the distance from the first vertex to the third), coming through bus 15, will bring the device to the position for determining the distance from the first vertex to the fourth, etc. When moving the distributor 10 from (-1) the position in l the position (- the number of graph vertices) on bus 16 a test end signal appears, on which the receipt of clock pulses on the bus 15 stops. Counter 13 shows a value equal to. that is, the availability of a graph for a nerve vertex. The invention of the invention is a device for investigating graphs, which contains vertex trigger triggers, OR multi-input keys, keys, OR OR two-input circuit, controllable key circuits whose control inputs are connected to single outputs of vertex triggers, and the outputs are interconnected into a circuit, the graph, the distributor, the delay line, the counter, the clock pulse bus and the setup bus to the initial state, characterized in that, in order to reduce the time to determine the availability of the graph for arbitrary verschiny, it outputs actuated switching circuits are connected to the inputs of multi circuits "OR outputs of multi circuits" or connected to single input of the memory flip-flops verschin, wherein the single input of the memory flip-flop investigated verschiny connected to an output two-input circuit "OR unit outputs zapomipayuschih triggers the remaining vertices are connected to the first inputs of the keys, the outputs of the distributor are connected to the second inputs of the keys, the outputs of which are interconnected and connected to the zero inputs memory all triggers of all vertices and to the input of the delay line whose output is connected to the first input of the distributor and to the first input of the two-input circuit OR the clock pulse width is connected to the first input of the counter and the input of the controlled key circuit of the vertex under study, and the setup bus to its initial state connected to the counting inputs of the memory triggers of all the vertices, except for the studied one, and with the second inputs of the distributor, the counter, and the two-input scheme “OR.