SU447845A1 - Делитель частоты на потенциальных элементах - Google Patents

Description

Изобретение относитс  к импульсной технике и может быть использовано в импульсных логических устройствах рациоаппаратуры различного назначени . Известен распределитель импульсов на потенциальных элементах, который может быть использован в качестве делител  частоты. Цель изобретени  - повысить надежность устройства. Дл  этого единичный выход последнего разрданого триггера соединен с единичным входом первого оазо нного триггера , входы схеиы совпадени  и иввержировани  подключены к единичным выходам первого и последнего разр дных триггеров, а выход схемы совпадени  и инвертировани  подвл чей к единичный входам всех нечехных разр дных триггеров, кроме пер вого и последнего нечетного.. На чертеже изображена логическа  схема предлагаемого делител . Он имеет триггер-1 со счетными входом, регистр сдвига 2, состо щий из jix j разр дных триггеров 3 с Установочными входами //j,коэадициент делени  делител  частоты , равный 2,6,10.14,18 и т.д./, схему совпадени  и инвертировани  4. Триггер I со счетным входом переключаетс  по счетному входу входными импульсами и формирует на своих выходах управл ющие инверсные уровни /уровень нул  и уровень единицы. Регистр сдвига 2 состоит из j 4-/разр дных триггеров 3 с установочными входами. Нулевые входы нечетных разр дов регистра подключены к единичному выходу триггера I, аналогичные входы четных разр дов регистра - к нулевому выходу триггера . Передача единицы из разр да в разр д производитс  с нулевого выхода ка щого предыдущего разр да

триггера/ на единичный вход каждого последующего разр да /триггера/ в кнверсном коде.

Схеш совпадени  и инвертйро вани  4 цредназначена дл  формщ)о ванй  выходного сигнала и сигнала установки ед1шичного состо ни  всех нечетных разрдцных триггеров., крош первого и последнего нечетного . Входы схемы совпадени  и ш«вертировани  4 подключены к единить ним выходш разр дных триггеров Т

и соответственно. Бнход иХбмы совпадени  и инвертировани  предназначен ддл формировани  ыь ходного сигнала делител  частоты и одновременно подключаетс  на единичные входы всех нечетных разр дных триггеров, кроме первого Т, и- последнего нечетного Ъ. , дл  осу1цествлени  автоматической установки делител  частоты в исходное состо ние после включени  питани , сходное состо ние J устанавливаемое при по влении первого Btt .одного иглпульса, - разр дные триг геры 3 и триггер со счетныт; входом /I установлены в едршичное состо  1И8 о В этом состо нии с eдиIiичнoгo выхода последнего разр дного триггера Ti.,, регистра на единичный

г7 I

вход трипераТ подаетс  высокий уровень. соответствую ций отсутст- Бик) сигнала. 1 зштеры четных разрадоБ регистра блокхфсвшы нулевым ypcjE.ieMs так как трратер i установлем Б единичное состо ние. Ш оба входа схеш-j совпадени  и инверти )овани  4 подаютс  высокие уровниf в результате чего на ее выхсм/.е нормируетс  нулевой уровенг осущестБл юощй автоматическую устанСБку исходного состо ни , если в .Mui-iCHT вклвэченк  питани  цроизоц .г,ет уотаноиш разр дных Т|)иг1еров в ненужные нам случайнне состо ни .

Первий входной импульс перек .Ш4авт триггер Т из единичного соото ми  в fiyлевое, который мен ет у1 равл -1ющие уровни. Теперь нулеьоп урошнь подан на нечетные ргдзрнли регистра, а единич11Ый уровень - на четные. Триггеры четных разр ,д(лз регистра после сн ти  оло а1 и:лки устанавливаютс  в еди.

ййчное состо ние , lia единичном выходе перього разр да регистра устанавливаетс  нулевой уровень. На выходе схемы совпа.деншг и инверти ованй  устанавливаетс  единичным уровень, соответствующий отсутствию выхо.дного сшнаж. Второй входной тшулъс переключает трршгер из нулевого состо ни  в единичное, в результате чего происходит смена управл ющих уровней,, которые блокируют четние и снимают блокщювку с нечетных разр дов триггеров/ регистра.Лервый разр д /третгер/ Т регистра устанавливаетс  в нулевое состо ние и формирует на своем нулевом входе единичный уровень, второй подготавливает второй разр д /триггер/

Та к установленшэ в нулевое состо ние на следующем такте,

Аналогичное переключение разр дов происходит с ка шым входным импульсом делител  частоты. С единичного выхода последнего разр да /тржтера/f0..4 на единичный выход первого разр дного тржчераТ будет продолжать поступать единичный уровень, соответствующий отсутствию сигнала, что подхотавлквает первый разр дный тржтер Т к установлению нулевых состо ний до тех пор, пока не установитс  нулевое состо ние в послед  ем разр дном триггере. С установлением нулевого СОСТОЯН.ИЯ последнего разр дного триггера Jn, .

на единичный вход первого разр дного триггера TI подаетс  нулевой уровень, устанавливающий его в единичное состо ние „. Нулевой уровень на единичном выходе разр дного триггера д. будет сохран тьс  до , пока не установитс  в единичное состо ние разр дный триггер Тзг который подfjoTOBHT разр дный триггер т v ,

TL

К приему единицы путем изменени  единичного уровн  на нулевой уро- . В

ень на его единичном выходе течение этого такта единичные вы ходы первого и последнего разгЯ дов регистра будут (.ормировать единичные уровни. При этом совпа Дании сигналов схема совпадени 

и инвертировани  4 сформирует на своем выходе нулевой уровень со ответствующий выходному сигналу. Это произойцет входном импульсе делител  частоты.

Частота, следовани  отрицательных импульсов выходного сиг аг ла Bfipas ниже частоты следовани  импульсов входного сигнала, длительность выходного импульса равна периоду повторени  импульсов входного сигнала.

ПРШИЕТ ИЗОБРЕТЕНИЯ

Делитель частоты на потенциальных элементах содержащий разр дные триггеры с раздельными вхо-

дами и счетный триггер, единичный и нулевой выходы которого соотве.тотвенно подключены к нулевым входам всех нечетных и четных разр дных триггеров, схему совпадени  и инвертировани , отличающийс  тем, что, с целью повышени  надежности единичный выход последнего разр дного триггера

соединен с единичным входом первого разр дного триггера, входы схемы совпадени  и инвертировани  .подключены к единичным выходам первого и последнего разр дных триггерров а выход схемы совпадени  и инвертировани  подключен к единичным входам всех нечетных разр дных триггеров, кроме первого и последнего нечетного.

.