SU1476481A1 - Устройство дл подключени абонентов к магистрали ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и позвол ет производить автоматическое аппаратное присвоение адресов периферийным устройствам. Устройство позвол ет минимизировать аппаратные затраты на адресацию, повысить быстродействие и помехоустойчивость адресации, присваивать периферийным устройствам индивидуальную область адресов. Это обеспечиваетс  тем, что в устройство, содержащее блок управлени  адресацией, включающий в себ  триггеры опроса и управлени , формирователь импульсов, счетчик и элемент И, и N блоков присвоени  адреса, каждый из которых состоит из элемента ИЛИ, счетчика адреса, регистра сдвига, элемента И и передатчика, введены в блок управлени  адресацией селектор адреса, формирователь импульса пучка, элемент И и интегратор, а в каждый блок присвоени  адреса - два элемента ИЛИ и элемент И-НЕ. 9 ил.

Description

J

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  управл ющих вычислительных систем с автоматическим присвоением адресов абонентов (периферийных устройств).

Цель изобретени  - сокращение аппаратурных затрат и расширение класса решаемых задач путем автоматического присвоени  адресов абонентов.

На фиг.1 - 3 приведена блок-схема устройства; на фиг. 4 - временна , диаграмма начального запуска и генерации сигналов на тактовой линии; на фиг.5 - временна  диаграмма процесса присвоени  адресаj на фиг.6 - схема формировател  импульсов; на фиг.7 - схема триггера управлени ; на фиг.8 схема интегратора; на фиг.9 - схема сдвигового регистра.

Устройство содержит процессор I, к которому подключена магистраль 2, и блок 3 управлени  адресации, к которому подключен узел 4 начального запуска и через тактовую линию 5 блоки 6 присвоени  адреса, подключенные выходами к селекторам 7 адреса. Селекторы 7 адреса подключены к соответствующим периферийным устройствам (абонентам) 8. Опросные (цепочечные) входы и выходы блоков 3 и 6 соединены с помощью линии 9. В состав блока 3 управлени  адресацией входит формирователь 10 импульсов, подключенный к триггеру 11 опроса и счетчику 12, селектор 13 адреса устройства, эле-- мент И-НЕ 14, интегратор 15, узел 16

эо

управлени , формирователь 17 импульса пуска и элемент И 18.

В состав каждого блока 6 присвоени  адреса вход т три элемента ИЛИ 19-21, подключенные к сдвиговому регистру 22, счетчик 23 адреса, элемент И 24, элемент И-НЕ 25 и передатчик (трансл тор) 26.

На чертежах показаны линии 27-43 св зи между элементами устройства.

Формирователь 10 импульсов сброса (фиг.6) содержит магистральный передатчик 44, первый элемент задержки, состо щей из диода 45, резистора 46 и конденсатора 47, элемент И 48, второй элемент задержки, состо щий из диода 49, резистора 50 и конденсатора 51, и элемент И 52.

Триггер 16 управлени  (фиг.7) имеет два элемента НЕ 53 и 54, элементы И-НЕ 55 и 56, элемент И 57 и RS-триг- гер 58.

Интегратор 16 (фиг.8) содержит диод 59, резистор 60, конденсатор 61 и элемент И-НЕ 62.

Сдвиговый регистр 22 (фиг.9) состоит из элемента НЕ 63 и триггеров 64.1-64.К. Устройство работает следующим образом .

При включении питани  на схеме 4 по вл етс  высокий уровень. Этот сигнал запускает формирователь 10, который выдает отрицательные импульсы одновременно на тактовую линию 5(29) и линию 28 начальной установки. Эти сигналы воздействуют на элементы ИЛИ 19 всех блоков 6, на выходах которых по вл ютс  низкие уровни, устанавливающие в состо ние 1 все триггеры сдвиговых регистров 22 и обнул ют все счетчики 23.

При этом на инвертирующих выходах всех регистров 22 устанавливаютс  низкие уровни, а на неинвертирующих - высокие уровни. Высокий уровень с неинвертирующего выхода запрещает работу передатчиков 26 и разрешает работу элементов И-НЕ 25 и элементов И 24. Сигнал с инвертирующего выхода открывает элементы ИЛИ 20 и они выдают низкий уровень на вторую информационную линию 32. В блоке 3 в это врем  триггер 11 устанавливаетс  в единичное состо ние выходным сигналом элемента И 18 по низкому уровню на линии 28 по этому же сигналу обнул етс  триггер 16. Кроме того,

0

5

0

5

0

5

0

5

счетчик 12 обнул етс  выходным сигналом формировател  10, поступающими на линию 29. Длительность импульсов, выдаваемых формирователем 10, должна обеспечивать надежное приведение всех схем блоков 6 в исходное состо ние . Практически это,врем  должно быть не меньше времени распространени  сигнала по магистрали до последнего блока 6, что дл  магистрали длиной 100 м, учитыва , что задержка сигналов равна 10 нс/м, составл ет 1 мкс. По окончании необходимого промежутка времени формирователь 10 снимает сигналы с магистрали 2 и тактовой линии 5 (линии 28 и 29).

На выходах всех элементов И-НЕ 25 по вл етс  низкий уровень, а на выходах элементов ИЛИ 20 - высокий. Эти сигналы также начинают распростран тьс  по магистрали 2, поэтому дл  более надежной работы устройства не- ,обходимо положительный перепад, кото- рый поступает с формировател  10 по линии 30 на вход триггера 11 после окончаний выдачи установочных сигналов , задержать примерно на 1 мкс. Все магистральные линии совместно с передатчиками образуют схему ВОДНОЕ ИЛИ, т.е. высокий уровень по этой линии по вл етс  только тогда, когда все передатчики, соединенные с ней, установлены в состо ние, выдачи высокого уровн .

Таким образом, процесс начальной установки заканчиваетс  состо нием, когда все передатчики 26 закрыты, элементы ИЛИ 20, И-НЕ 25 и 24 открыты , на тактовой линии 5 - высокий уровень, на линии 9 - высокий уровень , триггер 11 находитс  в единичном состо нии, счетчик 12 обнулен. Начало процесса адресации периферийных устройств 8 инициируетс  положительным перепадом, поступающим на триггер 11 с формировател  10 с соответствующей задержкой (относительно сн ти  сигналов с тактовой 29 и установочной 28 линий магистрали 2). При этом триггер 11 обнул етс  и открывает высоким уровнем с инверсного выхода элемент И-НЕ 14, а также разрешает работу интегратора 15 и счетчика 12. С неинвертирующего выхода триггера 11 на линию 9 выдаетс  низкий уровень. Блоки 3 и 6 начинают вырабатывать импульсы на тактовую линию 5.

В процессе генерации тактовых импульсов принимают участие элементы И-НЕ 14, триггер 16, элементы Й-НЕ 25 и ИЛИ 20, При этом вначале на входы элемента И-НЕ 14 с выходов триггера 16 и триггера 11 поступает разрешающие сигналы(с высоким уровнем), что приводит к по влению на линии 29 сигнала низкого уровн , который рас-, простран  сь по линии 5, запрещает работу ранее открытых элементов И-НЕ 25, разреша  работу элементов ИЛИ 20. После того, как сигнал с линии 5 открывает элемент ИЛИ 20 (он ближе . всех), на линии 32 устанавливаетс  низкий уровень. Элемент И-НЕ 25-1 закрываетс  , однако на линии 33 имеетс  низкий уровень до тех пор, пока не закроетс  последний элемент И-НЕ 25-п.

Таким образом, на первой информационной линии 33 магистрали 2 устаПосле обнулени  триггера 11 сигнал по линии 31 низким уровнем поступает на вход первого блока 6rl и закрывает элемент И 24 1 так, что на входе счетчика 23-1 устанавливаетс 

30

35

навливаетс  высокий уровень, а на линии 32 - низкий (только после того, 25 низкий уровень, по которому состо - как тактовый сигнал достигнет послед- ние счетчика 23-1 не измен етс  (он

реагирует на положительный перепад). Содержимое счетчика остаетс  нулевым, поскольку сигнал на линии 31 имеет низкий уровень на прот жении всего цикла адресации перифё рийных устройств 8. Счетчики 23-2- 23-п воспринимают тактовые импульсы, поскольку элементы И 24 2-24-п открыты . Одновременно происходит сдвиг нулевой информации в регистре 22-1- так как элемент ИЛИ открыт низким уровнем на линии 31. В то же t врем  элементы ИЛИ 21-2-21-п закрыты затем, когда сигнал достигает послед- 4о высокими уровн ми, поскольку трансл - него блока 6-n, H.B. которого Обратно Т°РЫ 26 закрыты. Сдвиг информации в

регистре 22 должен производитьс  по отрицательному перепаду на его входе, что обеспечивает режим работы схем - адресации с повышенной помехоустойчивостью . Если это условие соблюдено, то информаци  на выходе соответствующего регистра 22 -К по вл етс , когда на тактовой линии 5 устанавливаетс  низкий уровень, закрывающий элемент И 24 - (К + 1), т.е. сигнал, поступающий низким уровнем по лини м 9 после переключени  последнего триггера сдвигового регистра 22-К лишь подтверждает состо ние элемента И 24 и

него из блоков 6-п). По состо нию В.Н. (перва  буква означает уровень напр жени  на первой информационной линии 33 магистрали 2 (высокий), а втора  - на второй информационной линии 32 (низкий) триггер 16 переходит в состо ние запрета работы элемента И-НЕ 14, что приводит к по влению высокого уровн  на линии 5, который , распростран  сь, закрывает элемент ИЛИ 20 и разрешает работу- элементов И-НЕ 25. При этом сначала устанавливаетс  состо ние Н.Н., а

исходному. Состо ние Н.В. первой 33 и второй 32 информационных линий передачи переводит триггер 16 в состо ние разрешени  работы элемента И-НЕ 14 с выдачей на линию 5 низкого уровн . Это приводит сначала к по влению состо ни  Н.Н., а затем В.Н., которое переводит триггер 15 в состо ние запрета работы элемента И-НЕ 14.

Так происходит выработка последовательности импульсов на тактовой линии 5, причем частота следовани  этих импульсов определ етс  параметрами самого устройства, такими, как длина магистрали 2 и быстродействие элементной базы, на которой оно построе но. Очевидно, что частота импульсов автоматически поддерживаетс  на

50

55

закрывает этот элемент до следующего цикла адресации периферийных устройств 8, инициируемого из узла 4. Если же переключение триггеров регисимально высоком уровне и измен етс  с изменением, например длины магистрали 2. С другой стороны тактовые сигналы воспринимаютс  всеми блоками

6, так как в формировании их принимает участие самый удаленный блок 6. В устройстве квитирование осуществл етс  по двум фронтам тактового

0 импульса, причем нет необходимости в установке на магистраль специаль- ных заглушек, формирующих временную диаграмму, что также  вл етс  одним i из факторов, обеспечивающих достиже5 ние относительной конструктивной простоты предлагаемого устройства.

Теперь рассмотрим собственно процесс присвоени  адресов периферийным устройствам (фиг.5).

После обнулени  триггера 11 сигнал по линии 31 низким уровнем поступает на вход первого блока 6rl и закрывает элемент И 24 1 так, что на входе счетчика 23-1 устанавливаетс 

5 низкий уровень, по которому состо - ние счетчика 23-1 не измен етс  (он

30

4о

35

4о

45

50

регистре 22 должен производитьс  по отрицательному перепаду на его входе что обеспечивает режим работы схем - адресации с повышенной помехоустойчивостью . Если это условие соблюдено то информаци  на выходе соответствующего регистра 22 -К по вл етс , когда на тактовой линии 5 устанавливаетс  низкий уровень, закрывающий элемент И 24 - (К + 1), т.е. сигнал, поступающий низким уровнем по лини м 9 после переключени  последнего триггера сдвигового регистра 22-К лишь подтверждает состо ние элемента И 24 и

5

закрывает этот элемент до следующего цикла адресации периферийных устройств 8, инициируемого из узла 4. Если же переключение триггеров реги71476

стров 22 происходит по положительному перепаду, то низкий уровень устанавливаетс  на линии 9 и входе элемента 24-(К + 1) уже после того, как по вилс  высокий уровень на его тактовом входе, т.е. возможно ложное срабатывание счетчика 23-(К + 1) от короткого импульса, что св зано с тем, что приблизительно одновременно на входах элемента 24-(К + 1) имеетс  как положительный (тактовый вход) так и отрицательный, (цепочечный вход) перепады напр жений.

Исход  из приведенного можно так- же определить количество триггеров в регистре 22-К, например, одноадресного устройства. В этом случае це- почечный сигнал в линии 9 должен задер- жатьс  на один такт, чтобы в счетчик 23-(К + 1) записалась на единицу больша  информаци , чем в счетчик 23-К перед тем, как его вход отключитс  от тактовой линии 5 сигналом на цепочечной линии 9. В соответствиии с вре- менной диаграммой (фиг.5) дл  этого необходимо иметь в составе сдвигового регистра 22-К два триггера. При необходимости присваивать два адреса регистр должен состо ть из трех триггеров, трех адресов и т.д. Очевидно , что если периферийное устройство 8 занимает N адресов, то его сдвиговый регистр 22 должен содержать N+1 триггер. Цепочечный сигнал слу- жит дл  управлени  элементами ИЛИ 20 и И-НЕ 25. Вначале на линии имеетс  высокий уровень, который разрешает работу всех счетчиков 23. Блокирует- ,с  только вход первого счетчика (с неинвертирующего выхода триггера 11). Работа всех сдвиговых регистров 22 этим уровнем запрещена. Разрешена работа только сдвигового регистра Л 22-1. По его заполнении с инвертирующего выхода (высоким уровнем) запрещаетс  работа элемента ИЛИ 20-1, а с неинвертирующего (низким уровнем) запрещаетс  работа элемента И-НЕ и блокируетс  элемент И 24-1. Даже если на линии 31 по вл етс  высокий уровень, счетчик адреса 23-1 заблокирован . Данный процесс распростран етс  от одного блока 6-К к другому 6(К + 1), блокиру  в соответствую- щие моменты счетчик 23-К. Если рассмотреть этот процесс в общем, то на тактовой линии 5 существуют импульсы с соответствующей частотой, которые

8

воздействуют на счетчики 23 до тех пор, пока не по витс  низкий уровень на цепочечном входе, который блокирует счетчики и разрешает работу соответствующего сдвигового регистра , по заполнении которого цепочечный сигнал транслируетс  на следующий блок 6-(К + 1), а элементы данного блока ИЛИ 20 и И-НЕ 25-К блокируютс , т.е. запрещаетс  выдача ими сигналов на информационные линии 33 и 32 магистрали 2 (эквивалентно выдаче высокого уровн  на обе линии). Это значит, что блок 6-К, соответствующий адресному периферийному устройству 8-К, полностью блокируетс . Повторный запуск его возможен только по сигналам с формировател  10, т.е. только при повторном запуске процессора 1.

В это врем  интегратор 15, работа которого разрешена триггером 11, анализирует выходной сигнал триггера 16 так, что на его выходе по вл етс  низкий уровень, если на входе достаточно долго находитс  высокий уровень (ситуаци , котора  возникает , когда все периферийные устройства 8 адресованы, т.е. заблокированы все элементы ИЛИ 20 и И-НЕ 25). В результате на лини х 33 и 32 по вл етс  состо ние В.В., которое не может перевести триггер 16 в состо ние запрета выдачи тактового сигнала и на выходе триггера 16 достаточно долге существует высокий уровень. Выдержка времени, обеспечиваема  интегратором 15, должна быть того же пор дка , что и длительность сигналов, выдаваемых формирователем 10 на тактовую линию 5 и линию начальной установки . По низкому уровню с выхода интегратора 15 триггер И устанавливаетс  в единичное состо ние, снима  низкий уровень с цепочечной 9 и тактовой 5 линий. Одновременно выходной сигнал интегратора 15 переводит формирователь 17 в состо ние разрешени  работы процессора 1, который начинае работу с уже адресованными периферийными устройствами 8. При необходимости процессор 1 может проверить размеры адресной области, распределенной между периферийными устройствами 8. Дл  этого он читает информацию из счетчика 12, обраща сь по адресу, зан тому в селекторе 13, по выходном сигналу которого происходит выдача

содержимого счетчика 12 в магистрали 2 процессора.

Адрес, который присваиваетс  селектору 13, может быть любым из области адресов периферийных устройств, он назначаетс  разработчиком данного устройства. Содержимое счетчика 12, работа которого разрешаетс  в тот интервал времени, когда триггер 11 об- нулей, соответствует общему количеству синхроимпульсов, передавшихс  по ч тактовой линии 5 за весь период адре-г сации всех периферийных устройств 8, т.е. равно количеству адресов, зан - тых всеми периферийными устройства- |Ми 8. Сравнива  содержимое счетчика 12 с эталоном, процессор может либо провер ть наличие необходимого количества периферийных устройств 8, ли- бо, если программное обеспечение рассчитано на обслуживание нескольких типов вычислительных устройств с различной периферией, настраиватьс  на конкретную модификацию данного уст- ройства.

Интегратор 15 работает следующим образом. Если его работа разрешена с инверсного выхода триггера 11 (высорезультате чего интегратор 15 срабатывает .

Формирователь 10 работает следующим образом.

В исходном состо нии на его входе 27, подключенном к выходу узла 4tприсутствует низкий уровень, на выходе 30 - также низкий уровень. При по влении на входе 27 формировател  10 высокого уровн  на выходе магистральных передатчиков 44 по вл ютс  низкие уровни, поскольку на входе выборки кристалла, соединенного с выходом элемента И 48, также имеетс  низкий уровень. По достижении напр  жением на конденсаторе 47 порога срабатывани  элемента И 48, на его выходе по вл етс  высокий уровень, который блокирует магистральные передатчики 44, и далее с задержкой, определ емой резистором 50 и конденса- тором 51, по вл етс  на выходе 30 формировател  10.

Триггер 16 работает следующим образом .

В момент начального запуска триггер 58 обнул етс  по входу 28 через элемент И 57. При работе на его вы

кий уровень), то по по влении высоко-30 ходе 37 устанавливаетс  высокий урого уровн  на выходе триггера 16 начинает зар жатьс  конденсатор 61. Если было адресовано не последнее периферийное устройство 8, то через соответствующий промежуток времени на 58).Низкий уровень на выходе 37 походе триггера 16 устанавливаетс  низкий уровень, который через диод 59 быстро разр жает конденсатор 61. Если же адресовано последнее периферийное устройство 8, то на информационных лини х 33 и 32 не устанавливаетс  состо ние, необходимое дл  запрета выдачи тактового сигнала, так как все элементы ИЛИ 20 и И-НЕ 25 отклю вл етс  и если на первой и второй лини х 33 и 32 присутствуют соответственно высокий и низкий уровни. Промежуточные состо ни  (оба высоких 40 или оба низких) на триггер 58 не воздействуют .

При конкретной реализации устройства в качестве процессора 1 можн использовать, например, стандартт

чены от магистрали 2. На тактовой процессор ЭВМ Электроника-60,. отнии 5 в конце цикла адресации периферийных устройств 8 имеетс  низкий уровень, поскольку переключение регистров 22 происходит по переходу сигнала на тактовой линии 5 из высокого уровн  в низкий, и, таким образом, запрещающие сигналы с выходов регистра 22 вырабатываютс  в момент установлени  низкого уровн  на тактовой линии 5.

Таким образом, в конце цикла адресации на выходе триггера 16 достаточно долго остаетс  высокий уровень, в

50

55

ключив от него схему начального запуска и соединив ее с соответствующим входом блока управлени  адресацией , селектор адреса 13 - также стандартный от любого адресного периферийного устройства ЭВМ Электроника-60 , запрограммированный на дешифрацию соответствующего адреса.

Claims (1)

1. Формула изобретени 

   Устройство дл  подключени  абонен тов к магистрали ЭВМ, содержащее блок управлени  адресацией, включаю

   вень, если на первой информационной линии 33 магистрали 2 имеетс  низкий уровень, а на второй 32 - высокий (низкий - на входе сброса триггера v

    вл етс  и если на первой и второй лини х 33 и 32 присутствуют соответственно высокий и низкий уровни. Промежуточные состо ни  (оба высоких или оба низких) на триггер 58 не воздействуют .

   При конкретной реализации устройства в качестве процессора 1 можн использовать, например, стандартт

   ключив от него схему начального запуска и соединив ее с соответствующим входом блока управлени  адресацией , селектор адреса 13 - также стандартный от любого адресного периферийного устройства ЭВМ Электроника-60 , запрограммированный на дешифрацию соответствующего адреса.

   Формула изобретени 

   Устройство дл  подключени  абонентов к магистрали ЭВМ, содержащее блок управлени  адресацией, включаю

   щий формирователь импульсов, счет- . чик, триггер управлени , элемент И и триггер опроса, соединенный синхро- входом с выходом расширенного импульса формировател  импульсов, и п блоков присвоени  адресса, каждый из которых включает сдвиговый регистр, передатчик , счетчик адреса, первый элемент ИЛИ и элемент И, выходом соединенный со счетным входом счетчика адреса, первым входом - с первым входом первого элемента ИЛИ и тактовым входом блока присвоени  адреса, а вторым входом - с входом опроса блока присвоени  адреса и информационным входом передатчика, причем тактовый выход блока управлени  адресацией соединен с тактовыми входами блоков присвоени  адреса, а выход опроса - с входом опроса первого блока присвоени  адреса, выход опроса i-го блока присвоени  адреса (i 2.п) соединен с выходом опроса (i-l)-ro блока присвоени  адреса, в блоке управлени  адресацией выход серии импульсов формировател vимпульсов  вл етс  тактовым выходом блока, а вход пуска  вл етс  входом запуска . устройства, отличающеес  тем, что, с целью сокращени  аппара- 1 турных затрат устройства, в блоке управлени  адресацией введены формирователь импульса пуска, селектор адреса , элемент И-НЕ и интегратор, а в каждый блок присвоени  адреса - второй и третий элементы ИЛИ и элемент И-НЕ, причем разрешающий и информационный входы блока управлени  адресацией  вл ютс  соответствующими входами устройства дл  подключени  к разрешающему выходу процессора и информационной шине магистрали, а выход начальной установки блока управлени  адресацией соединен с входами начальной установки блоков присвоени  адреса , выходы которых  вл ютс  выходами устройства дл  подключени  к адресным входам соответствующих абонентов, первый и второй выходы состо ни  блоков присвоени  адресов соединены соответственно с первой и второй лини ми информационной шины магистрали, причем в блоке управлени  адресацией пусковой вход формировател  импульса пуска соединен с входом запуска уст- ройства, а вход разрешени  - с входом разрешени  блока управлени  адресацией , выход начальной установки фор

   0

   5

   0

   5

   0

   5

   0

   5

   мировател  импульса соединен с выходом начальной установки блока управлени  адресацией, входом сброса триггера управлени  и первым входом , элемента И, второй вход которого подключен к выходам формировател  импульса пуска и интегратора, а выход - к входу установки триггера опроса, соединенного пр мым выходом с выходом опроса блока управлени  адресацией, а инверсным - с разрешающим входом интегратора и первым входом элемента И-НЕ, информационный вход триггера соединен с шиной нулевого потенциала блока управлени  адресацией, выход триггера управлени  подключен к пусковому входу интегратора и второму входу элемента И-НЕ, выход которого и выход серии импульсов формировател  импульсов соединен с тактовым выходом блока управлени  адресацией и входом сброса счетчика, разрешающим и счетным входами соединенного соответственно с выходом селектора адреса и выходом расширенного импульса формировател  импульсов, а выходом - к разрешающему входу интегратора и первому входу элемента И-НЕ, информационный вход счетчика, вход селектора адреса и установочные входы триггера управлени  соединены с информационным входом блока управлени  адресацией , причем в каждом блоке присвоени  адресов второй вход первого элемента ИЛИ соединен с входом начальной установки блока присвоени  адресов, а выход - с входами сброса сдвигового регистра и счетчика адреса, выходом соединенного с информационным выходом блока присвоени  адресов, выходы элемента И-НЕ и второго элемента ИЛИ  вл ютс  соответственно первым и вторым выходами состо ни  блока присвоени  адресов, первые входы соединены с тактовым входом блока присвоени  адреса, а вторые входы - соответственно с пр мым и инверсным выходами регистра сдвига, тактовым входом подключенного к выходу третьего элемента ИЛИ, первый и второй входы которого подключены соответственно к тактовому входу и входу опроса блока присвоени  адресов, третий вход элемента И соединен с пр мым выходом регистра сдвига и управл ющим входом передатчика, выход которого соединен с выходом опроса блока присвоени  адресов .

   oo

   t

   sD p- T

   I

   27

   28 Л9

   И

   Фиг.5

   Фиг.6

    

   53

   32

   36

   55

   57

   Фиг. 7

   Фиг.8