SU447754A1 - Memory device - Google Patents
Memory deviceInfo
- Publication number
- SU447754A1 SU447754A1 SU1914073A SU1914073A SU447754A1 SU 447754 A1 SU447754 A1 SU 447754A1 SU 1914073 A SU1914073 A SU 1914073A SU 1914073 A SU1914073 A SU 1914073A SU 447754 A1 SU447754 A1 SU 447754A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- register
- control
- inputs
- information
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
1one
Насто щее изобретение относитс к об- i ласти запоминающих устройств.The present invention relates to the field of storage devices.
Известно запоминающее устройство, содержащее информационные регистры, входной регистр, подключенный к управл ющей и.A memory device is known which contains information registers, an input register connected to the control and.
У1нфэрмаиионно 1 ашнам, схемы ИЛИ и рас1феде ли тельный блок.Uniforms 1 Ashnam, OR Schemes and the Arrangement Block.
При хранеш-га транзитной информации в этом устройстве необходимо число регистров , в два раза превыапающее число слов, одновременно наход щихс в устройстве. Кроме того, в нем возможна несинхронность при перезаписи информации из регистра в регистр , (ТО требует применени специальных схем и усложн ет конструкцию, а на перезапись слов из регистра в регистр расходуетс дэнолнительна энерги . - Описываемое устройство отличаетс от известного тем, что оно содержит группы , cxBNt И по числу тшформгщионных регист-г. рэв,. управл ющие входыкоторых. подсоеди|нены к соответствующим выходам распределительного блока, информационные входы к выходу входного регистра, а выходы - ко ихоцам информационных регистров, выходы | When storing transit information in this device, a number of registers is necessary, twice the number of words simultaneously in the device. In addition, it is possible asynchronous when rewriting information from the register to the register (TO requires special schemes and complicates the design, and the rewriting of words from the register to the register consumes additional energy. The described device differs from the well-known in that it contains , cxBNt And according to the number of chipformed registrars, rev, controlling inputs of which are connected to the corresponding outputs of the distribution block, information inputs to the output of the input register, and outputs to information outputs isters, exits |
которых подключены ко входам одной из схем ИЛИ. Управл ющий вход каждой группы схем И , кроме последней, подсоединен к управл ющему входу последующего информационного регистра, управл ющий вход последней группы схем И подключен к управл ющему входу первого информационного регистра и одному из входов другой схемы ИЛИ, выход которой св зан со входом распределительного блока.which are connected to the inputs of one of the OR circuits. The control input of each circuit group AND, except the last one, is connected to the control input of the subsequent information register, the control input of the last group of AND circuits is connected to the control input of the first information register and one of the inputs of another OR circuit, the output of which is connected to the distribution input block.
Указанные отличи позвол ют упростить устройство, снизить потребл емую им мощность и повысить его надежность.These differences allow us to simplify the device, reduce the power consumed by it and increase its reliability.
На чертеже изображена блок-схема запоминающего устройства.The drawing shows a block diagram of a storage device.
Устройство содержит входной регистр 1, триггер 2, дифференцирующую схему 3, схему ИЛИ 4, выход 5 которой подклю .чен к распределительному блоку 6, группы схем И 7, информационные регистры 8, выходы которых подсоединены ко входам схемы ИЛИ 9.The device contains an input register 1, a trigger 2, a differentiating circuit 3, an OR circuit 4, the output 5 of which is connected to the distribution unit 6, a group of circuits AND 7, information registers 8, the outputs of which are connected to the inputs of the circuit OR 9.
I Входной регистр 1 подключен к управ1л ющей 10 и информационной 11 шинам.I Input register 1 is connected to control 10 and information 11 buses.
Управл ющие входы 12 групп схем И 7 подсоединены, к соответствующим выходам блока 6, информационные входы 13 - к выходу регистра 1, вход 12 каждой группы И 7 схем, кроме последней (правой -на чертеже), подсоединен к управл ющему входу 14 последующего регистра 8, вход 12 последней группы схем И 7 подключен к управл юп.ему входу 14 первого регистра 8 The control inputs 12 of the circuit groups And 7 are connected, to the corresponding outputs of block 6, the information inputs 13 to the output of register 1, input 12 of each group And 7 of the circuits, except the last (right-hand drawing), is connected to the control input 14 of the subsequent register 8, input 12 of the last group of circuits AND 7 is connected to the control input 14 of the first register 8
(левого-на чертеже) и входу 15 схемы(left-in the drawing) and input 15 of the circuit
ИЛИ 4.OR 4.
Распределительный блок 6 содержит электронные реле 16,, выходы которых подключены к одним входам схем И 17, дру гие входы которых подсоединены к управл ющей шине 1О, а выходы - к входам блока 6.Distribution block 6 contains electronic relays 16 ,, whose outputs are connected to one input of the circuits And 17, the other inputs of which are connected to the control bus 1O, and the outputs to the inputs of block 6.
Выход каждой схемы И 17, кроме последней , подключен ко входу последующего pe.ie 16.The output of each circuit And 17, except the last one, is connected to the input of the subsequent pe.ie 16.
УстройстЕЭ работает следующим образомThe device works as follows
Управл ющие сигналы постуцакуг на шину 1О и один входы схем И 17, кодовые слогла - на итну 11 во врем паузы меж- ду управл ющими импульсами. Первый управл ющий импульс записывает в трг1ггере 2 единицу. Сигнал с его выхода поступает на д ффepeнциpyюuJlyю 3, с которой отрицательный импульзс, соэгветстпующийPost control signals to the 1O bus and one inputs of the And 17 circuits, code slots - to the voltage 11 during the pause between the control pulses. The first control pulse records 2 units in trg1 ggera. The signal from its output goes to the d junction of jly 3, with which the negative pulse, which is equal to
передне.1у фронту импульса, через схему ИЛИ 4 цопнетс на вход первого реле 16 и запускает его..С В1,1хода реле 16 импульс с длительностью, равной периоду следовани импул1: сов управлени , поступает на друг1;й вход первой схем.ы И 17. Управл ющий сигнал проходит через схему И .L7 и поступает на вход 12 первой группы схем И 7, через которые кодовое слово, считанное из входного регистра 1, записываетс в первый регистр 8. Одновременно управл ющий импульс с выхода первой схемы И 17 подаетс на вход 14 второго регистра 8, из которого кодовое слово (при {To the front of the pulse, through the OR 4 circuit, it is fed to the input of the first relay 16 and starts it. From the B1.1 input of the relay 16, a pulse with a duration equal to the follow-up period of impulse 1: control is fed to the other; the first input of the first circuit. 17. The control signal passes through the circuit AND .L7 and is fed to the input 12 of the first group of circuits AND 7, through which the code word read from the input register 1 is written to the first register 8. At the same time, the control pulse from the output of the first circuit 17 is fed to the input 14 of the second register 8, from which the code word (with {
|его наличии) через схемы ИЛИ 9 поступает на выход устройства. С выхода первой схемы И 17 управл ющий имщгльс поступит также на вход второго реле 16 и запустит его. Импульс с выхода второго реле 16 поступает на один из входов второй схемы И 17, подготавлива ее дл пропуска следующего управл ющего импульса. Второй управл ющий импульс осуществл ет считывание очередного слова из входного регистра 1, проходит через вторую схему И 17, разрещает запись этого слова во второй регистр 8, через вторую группу схем И 7 осуществл ет считывание информации из третьего регистра 8 и запуск третьего реле 16, пoдгoтaв швa услови дл записи очередного слова в следующий информационный регистр 8 и т, д.| its presence) through the scheme OR 9 enters the output device. From the output of the first circuit AND 17, the control module will also go to the input of the second relay 16 and start it. A pulse from the output of the second relay 16 is fed to one of the inputs of the second circuit AND 17, preparing it to pass the next control pulse. The second control pulse reads the next word from input register 1, passes through the second circuit 17, allows writing this word to the second register 8, reads the information from the third register 8 through the second group of circuits And 7, and starts the third relay 16, preparing the seam conditions for writing the next word to the next information register 8 and t, d.
Ф ормула изобретени Formula of invention
Запоминающее устройство, содержащее информационные регистры, входной регистр, подключенный k управл ющей и информационной щинам, схемы ИЛИ и распределительный блок, отличающеес тем, что, с целью упрощени устройства и повышени его надежности, оно содержит группы схем И по числу информационных регистров, управл ющ е входы которых подсоединены к соответствующим В з1ходам распределительного блока, информационные входы - к выходу входного регистра, а BF,Iходы - ко входам информационных регистров , выходы которых подключены ко входам одной из схем ИЛИ, управл ющий вход каждой группгл схем И, кроме последней, подсоединен к управл ющему входу последующего информационного регистра, управл ющий вход последней группы схем И подключен к упракш ющеМу входу первого информационногЪ регистра И одному из входов другой схемы ИЛИ, выход.которой св зан со входом распределительного блокаA storage device containing information registers, an input register connected to the control and information shells, an OR circuit and a distribution unit, characterized in that, in order to simplify the device and increase its reliability, it contains groups of AND circuits and by the number of information registers that control e inputs of which are connected to the corresponding inputs of the distribution block, information inputs to the output of the input register, and BF and inputs to the inputs of information registers, the outputs of which are connected to the inputs of one of the OR circuits, the control input of each group of AND circuits, except the last one, is connected to the control input of the subsequent information register, the control input of the last group of AND circuits is connected to the counteractive input of the first information register AND one of the inputs of another OR circuit, the output of which connected to the input of the distribution unit
I.I.
JO ОJO Oh
11 О11 o
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1914073A SU447754A1 (en) | 1973-05-04 | 1973-05-04 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1914073A SU447754A1 (en) | 1973-05-04 | 1973-05-04 | Memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU447754A1 true SU447754A1 (en) | 1974-10-25 |
Family
ID=20551398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1914073A SU447754A1 (en) | 1973-05-04 | 1973-05-04 | Memory device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU447754A1 (en) |
-
1973
- 1973-05-04 SU SU1914073A patent/SU447754A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU447754A1 (en) | Memory device | |
SU809397A1 (en) | Storage device with error correction | |
SU515154A1 (en) | Buffer storage device | |
SU411639A1 (en) | ||
SU508956A1 (en) | Electronic morse code sensor | |
SU450233A1 (en) | Memory device | |
SU459800A1 (en) | Memory device | |
SU651419A1 (en) | Self-checking storage | |
SU1108511A1 (en) | Storage with selfcheck | |
SU1524061A1 (en) | Device for interfacing two trunk lines | |
SU1280600A1 (en) | Information input device | |
SU520703A1 (en) | Device for converting parallel code to serial | |
SU1539972A1 (en) | Pulse sequence generator | |
RU2049363C1 (en) | Dynamic memory information refreshing device | |
SU372692A1 (en) | PULSE DISTRIBUTOR | |
SU1215137A1 (en) | Storage with information correction | |
SU1040525A2 (en) | Memory unit checking device | |
SU1338020A1 (en) | M-sequence generator | |
SU1444744A1 (en) | Programmable device for computing logical functions | |
SU1026163A1 (en) | Information writing/readout control device | |
SU504243A1 (en) | Memory device | |
SU1372356A1 (en) | Programmer | |
SU494745A1 (en) | Device for the synthesis of multi-cycle scheme | |
SU900314A1 (en) | Semipermanent storage device | |
SU1096651A1 (en) | Device for detecting errors in parallel n-unit code |