ел ьоello
ел Изобретение относитс к запоминаю дим устройствам. По основному авт. св. № 963107 иэ вестно устройство, содержащее входной регистр, регистр адреса, дешифратор, схе му сравнени , первый элемент ИЛИ, вы ход которого подключен к входу регистра Адреса, одни иэ выходов которого соединены с первыми выходами устрЬйства, а Другой выход подключен к входу дешифратора адреса, ojvm иэ выходов которого соединены с вторыми выходами устройства , выход1 1 входного регистра подклю чены к третьим выходам устройства и к одним иэ входов схемы сравнени , другие входы которого соединены с первыми входами устройства, второй элемент ИЛИ п ть элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и п того элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и счетным входом первого трсггера, нулевой выход которого подключен к вто pceviy входу третьего элемента И и перво му входу второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, единичный выход пер-вого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с першлм входом первого элемент ИЛИ и входом формировател импульсов, выход которого подключэн к одному иэ входов входного регистра, другие входы которого соединены с шинами ввода информации , выход схемы сравнени подклю чен к второму входу четвертого элемента И, выход которого соединен с вторым вхо дом второго элемента ИЛИ, другой выход дешифратора адреса подключен к сченому входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого и входом п тс го элементов И, выход п того элемента И подключен к вт рому входу первогчэ элемента ИЛИ, дополнительный элемент ИЛИ, первый вход которого подключен к выходу третьего элемента И, а выход дополнительного элемента ИЛИ вл етс четвертым выходом устройства, дополнительный элемент И, первый вход которого подключен к первому входу первого элемента И, вто рсЛ вход - к единичному выходу первого триггера, а третий вход дополнительного элемента И подключен к выходу схемы сравнени , и счетчик импульсов, первый вход которого подключен к выходу дополнительного элемента И и к второму входу дополнительного элемента ИЛИ, второй вход - к выходу формировател импульсов , а выход счетчика импульсов подключен к четвертому входу дополнительного элемента И fl j . Однако, работа в таком устройстве прекращаетс при неисправности единичной чейки пам ти в блоке и нет возможности обойти адрес неисправной чейки, что снижает надежность устройства. Цель изобретени - повышение надежности устройства за счет исключени адреса неисправной чейки из обращени . Поставленна цель достигаетс тем, что в устройство дл контрол блока па-, м ти введены распределители импульсов, группы регистров, ключи, группы схем сравнени , дополнительный формирователь импульсов и дополнительный элемент И, выход которого подключен к одним из входов счетчика импульсов и первого элемента ИЛИ, один из входов вл етс входом тактовых сигналов, а другие входы соединены с выходами схем сравнени групп, одни из входов которых подключены к выходам регистров соответствующих групп, одни из входов которых соединены с выходаь4И ключей, а другие - с выходами распределителей импульсов, одни из выходов регистра адреса и дешифратора адреса соединены с одним из входов ключей и с другими входами схем сравнени соот ветствующих групп, вход первого распределител импульсов, другой вход первого ключа и первый вход дополнительного формировател импульсов соединены с выходом счетчика импульсов, второй вход дсшлнительного формировател импульсов подключен к другому выходу регистра адреса, а выходы соединены с другим входом второго ключа и входом второго распределител импульсов. На чертеже представлена структурна схема предлагаемого устройства дл контрол блока пам ти. Устройство дл контрол блока пам ти содержит элементы И 1-5, элементал ИЛИ 6 и 7, триггеры 8 и 9, фсфмирователи 10 импульсов, выходной регистр 11, регистр 12 адреса, дешифратор 13 адреса, .схему 14 сравнени , шины 15 ввода информации, соединенные через регистр 11 с контролируемым блоком 16 пам ти, счетчик 17 импульсов, элемент И 18, элемент ИЛИ 19, ключи 20 и 21 схемы, группы регистров 22 и 23 группы схем 24 и 25 сравнени , дополнительный элемент И 26, распределители 27 и 28 импульсов, дополнительный формирователь 29 импульсов, служащий дл первого импульса из последовательности импульсов. Устройство работает следующим образом . В исходном состо нии тригтеръ 8 и 9 установлены в нулевое состо ние. Регистр 12 адреса и дешифратор 13 адреса выбирают адрес исходньк чеек блока 16 пам та. Во входной регистр 11 введена исходна информаци дл записи в блок 16 пам ти. На вход устройства поступает первый импульс входной частоты который проходит через элемент И 1 на счетньШ вход триггера 8 и через элемен И 3 - на управл ющий вход записи инфор мании блока 16 пам ти, записыва в нег информацию с выходов входного регистра 11. Задний фронт первого входного TIMпульса переводит триггер 8 в единичное состо ние. Отсутствие сигнала на управл ющем входе записи информации блока 16 пам ти при наличии выбранных адрё сов в регистре 12 адреса и дещифратрре 13 адреса соответствует режиму выдачи информации дл блока 16 пам ти. Информаци с 16 пам ти поступает на вход схемы 14 сравнени , где сравниваетс с информацией на входном регистр 11 и, в случае их совпадени , с выхода схемы 14 сравнени через элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешени на элемент И 1 дл прохождени второго импульса входной частоты. Второй импульс входной частоты поступа на счетный вход триггера 8, через элемент И 2 - на вход формировател 1О импульсов и через элемент ИЦИ 6 - на вход регистра 12 адреса. Задний фронт этого импульса измен ет адрес чейки в регистре 12 адреса, через формирователь . 10 импульсов сбрасывает входной регист 11 и переводит триггер 8 в нулевое состо ние. Теперь в выходной регистр 1 вводитс нова информаци дл записи в блок 16 пам ти. Далее работа устройства проходит по алгоритму, описанному выше. В случае разового отказа чейки в блоке 16 пам ти информаци на входах схемы 14 сравнени не совпадает и на ее выходе отсутствует разрешающий по тенциал, вследствие чего очередной имI пульс входной частоты не пройдет на вход триггера 8. Отсутствие сигнала на; выходе схемы 14 сравнени позволит импульсам входной частоты пройти через элементы И 18 и ИЛИ 29 на управл ющий вход записи информации в блок 16 пам ти, позвол повторить запись информации с входного регистра 11 в блок 16 пам ти. Такое повторение обращени к отказавшей чейке позвол ет устранить сбой в блоке 16 пам ти, который наступил вследствие вли ни помехи в момент подачи командь запись. Количество импульсов повторного обращени к отказа&шей чейке блока 16 пам ти фиксируетс счетчиком 17 импульсов. Переполнение счетчика 17 вызывает на его выходе запрещающий сигнал дл элемента И 18. Одновременно этот сигнал с выхода счетчика 17 поступает на вход ключа 20, ,позвол записать в регистры 22 адрес чейки и через формирователь 29 поступает на вход ключа 21 дл фиксации строки , в которой находитс неисправна чейка , в регистрах 23. Этот сигнал управл ет также распределител ми 27 и 28, которые очередные регистры 22 и 23. Схемы 24 и 25 сравнени сравнивают соответственно информацию в в регистре 12 адреса и в регистрах 22, в дешифраторе 13 адреса и в регистрах 23. При совпадении этой информации со схем 24 и 25 сравнени поступают разрешающие сигналы на элемент И 26 дл прохождени импульса тактовой частоты. Импульс тактовой частоты поступает на регистр 12 адреса, выбирает адрес cjfeдующей чейки в блоке 16 пам ти, и устанавливает счетчик 17 в исходное состо ние. Далее операци записи повтор етс во вновь выбранную чейку. При считывании информации на блоке 16 пам ти и возникновении сигнала на выходе схем 24 и 25 сравнени также по витс импульс тактовой частоты дл выбора следующей чейки, одновременно этот сигнал вл етс запрещающим / дл клю- чей на ыыходе блока 16 пам ти (не показаны ) . Продвижение сигнала в распределител х 27 и 28 в крайнее положение свидетельствует о том, что отведенный объем исключенных адресов неисправных чеек исчерпан, значит, в блоке 16 пам ти рабочих чеек недостаточно, и его следует ставить на ремонт. Ремонт блока 16 ведетс при отключенной щине тактовых частот, при этом по заполнению счетчика 17 импульсов снимаетс раз ющение с входа элементаThe invention relates to memorizing dim devices. According to the main author. St. No. 963107 is well known a device containing an input register, an address register, a decoder, a comparison circuit, the first OR element, the output of which is connected to the address register input, one output of which is connected to the first outputs of the device, and the other output is connected to the address decoder input , ojvm and its outputs are connected to the second outputs of the device, output1 1 of the input register is connected to the third outputs of the device and to one of the inputs of the comparison circuit, the other inputs of which are connected to the first inputs of the device, the second element OR And two triggers and pulse shaper, the second input of the device connected to the first inputs of the first and fifth elements And, the output of the first element And connected to the first inputs of the second and third elements And the counting input of the first trsggera, zero output of which is connected to the second pceviy the input of the third element AND and the first input of the second element OR, the output of which is connected to the second input of the first element AND, the single output of the first trigger is connected to the first input of the fourth element AND and the second input of the second element And, the output of which is connected to the input of the first element OR and the input of the pulse generator, the output of which is connected to one of the inputs of the input register, the other inputs of which are connected to the information input buses, the output of the comparison circuit is connected to the second input of the fourth element I, the output of which is connected with the second input of the second element OR, another output of the address decoder is connected to the counted input of the second flip-flop, the zero and single outputs of which are connected respectively to the third input of the first and the FAT element And, the output of the first element AND is connected to the second input of the primary OR element, an additional element OR, the first input of which is connected to the output of the third element AND, and the output of the additional element OR is the fourth output of the device, the additional element AND whose first input is connected to the first input of the first element I, the second RSL input - to the single output of the first trigger, and the third input of the additional element I connected to the output of the comparison circuit, and the pulse counter, the first input of which is connected to the output additional second AND gate and a second input of the additional OR gate, the second input - to the output of the pulse shaper and pulse counter output is connected to the fourth input of AND additional fl j. However, operation in such a device ceases when a single memory cell in the unit fails, and it is not possible to bypass the address of the malfunctioning cell, which reduces the reliability of the device. The purpose of the invention is to increase the reliability of the device by excluding the address of the faulty cell from circulation. This goal is achieved by the fact that pulse distributors, groups of registers, keys, groups of comparison circuits, an additional pulse shaper, and an additional AND element whose output is connected to one of the inputs of the pulse counter and the first OR element , one of the inputs is an input of clock signals, and the other inputs are connected to the outputs of the comparison circuits of groups, one of the inputs of which is connected to the outputs of the registers of the corresponding groups, one of the inputs of which are connected to the output There are keys, and others with the outputs of the pulse distributors, one of the outputs of the address register and the address decoder are connected to one of the key inputs and to other inputs of the comparison circuits of the corresponding groups, the input of the first pulse distributor, the other input of the first key and the first input of the additional pulse conditioner connected to the pulse counter output, the second input of the pulse generator is connected to another output of the address register, and the outputs are connected to another input of the second key and the input of the second distribution ate pulses. The drawing shows a block diagram of the proposed device for monitoring the memory block. The device for monitoring the memory block contains elements AND 1-5, elemental OR 6 and 7, triggers 8 and 9, ffm 10 pulses, output register 11, address register 12, address decoder 13, comparison circuit 14, information input bus 15, connected through a register 11 with a controlled memory block 16, a pulse counter 17, an AND 18 element, an OR 19 element, circuit keys 20 and 21, groups of registers 22 and 23 of the comparison circuit 24 and 25, an additional AND 26 element, distributors 27 and 28 pulses, additional pulse shaper 29, serving for the first pulse from the sequence pulse duration. The device works as follows. In the initial state, the trigger 8 and 9 are set to the zero state. The address register 12 and the address decoder 13 select the address of the source cells of memory block 16. Input information is entered into input register 11 for writing into memory block 16. The device receives the first input frequency pulse that passes through the element I 1 to the counting input of the trigger 8 and through the element 3 to the control input of the information recording of the memory block 16, recording information from the outputs of the input register 11 to the rear. the input TIME pulses the trigger 8 into a single state. The absence of a signal at the control input of the information recording of the memory 16 in the presence of the selected addresses in the address register 12 and the address resolver 13 corresponds to the information output mode for the memory block 16. The information from the 16 memory is fed to the input of the comparison circuit 14, where it is compared with the information on the input register 11 and, if they coincide, the output of the comparison potential passes through the AND 4 element and the OR 7 element to the AND 1 element to pass the second input frequency pulse. The second impulse of the input frequency enters the counting input of the trigger 8, through the element I 2 - to the input of the imaging device 1O pulses and through the element IRI 6 - to the input of the register 12 of the address. The falling edge of this pulse changes the address of a cell in the address register 12 through the driver. The 10 pulses resets the input register 11 and sets the trigger 8 to the zero state. New information is now entered into output register 1 for writing to memory block 16. Next, the device operates according to the algorithm described above. In the event of a single cell failure in the memory block 16, the information at the inputs of the comparison circuit 14 does not match and there is no resolving potential at its output, as a result of which the next imI pulse of the input frequency does not pass to the trigger input 8. No signal for; the output of the comparison circuit 14 will allow the input frequency pulses to pass through the AND 18 and OR 29 elements to the control information input input to the memory block 16, allowing the information from the input register 11 to be repeated to the memory block 16. Such a repetition of the address to the failed cell allows to eliminate the failure in the memory block 16, which occurred due to the influence of the interference at the moment of issuing the write command. The number of repulse pulses to a failure & neck of the memory block 16 is recorded by a pulse counter 17. Overflow of the counter 17 causes at its output a inhibit signal for the element And 18. At the same time, this signal from the output of the counter 17 is fed to the input of the key 20, allowing writing the address of the cell to the registers 22 and through the driver 29 to the input of the key 21 to fix the line in which there is a malfunctioning cell, in registers 23. This signal also controls the distributors 27 and 28, which the next registers 22 and 23. The circuits 24 and 25 compare compare information in the address register 12 and in the registers 22, in the address decoder 13 and register x 23. In coincidence with this data circuits 24 and 25 receives comparing enable signals to AND gate 26 to pass clock pulses. The clock pulse arrives at the address register 12, selects the address of the downstream cell in memory block 16, and sets the counter 17 to the initial state. Next, the write operation is repeated in the newly selected cell. When reading information on the memory block 16 and the occurrence of a signal at the output of the comparison circuits 24 and 25, the clock frequency pulse also appears to select the next cell, at the same time this signal is prohibiting / for keys on the output of the memory block 16 (not shown) . The advancement of the signal in the distributors 27 and 28 to the extreme position indicates that the allotted volume of excluded addresses of faulty cells has been exhausted, which means that there are not enough working cells in memory block 16 and it should be put in for repair. Repair of the block 16 is carried out with the clock frequency disconnected; in this case, when the pulse counter 17 is full, the element is removed from the input
И 18 и устройство остаетс в режиме проверки записанной информации, а индикаторы регистра 12 аареса и дешифратор 13 адреса указывают координаты неиспракой чейки.Both 18 and the device remain in the verification mode of the recorded information, and the indicators of the Aares register 12 and the address decoder 13 indicate the coordinates of the non-fault location.
Если запись информации в блок 16 пам ти прошла без отказа или после повторн(го обращени к отказавшей чейке , то, перебрав все адреса, дешифратор 13 выдает импущ с перебора, который поступает на счетный вход триггера 9 и переводит его в единичное состо ние, позвоп импульсам входной частоты через элемент И 5 и элемент ИЛИ 6 мен ть состо ние регистра 12 адреса и 13 адреса, тем самым осуществл считывание )ормации с блока 16 пам ти с обходом адреса неисправной 1пейки, если такой был за4мксирован при записи информации.If the information has been written to the memory block 16 without a failure or after a repeated call to the failed cell, then, having searched all the addresses, the decoder 13 produces an impulse from brute force, which goes to the counting input of the trigger 9 and translates it into a single state, allowing input frequency pulses through element 5 and element 6 or 6 change the state of the address register 12 and 13 addresses, thereby reading out the memory from the memory block 16 bypassing the address of the faulty 1 battery, if such was recorded when recording information.
Окончангао режима считывани информации из бтзка 16 пам ти соответствует по вление импульса на выходе дешифратора 13 адреса, который переводит триг гер 9 Б нулевое положение, соответствующее режиму записи, и в сочетании с сигналом на единичном выходе этого триггера (не показано) сбрасывает распределители 27 и 28 и регистры 22 и 23 в исходное состо ние.The gang of information readout mode from memory 16 of the memory corresponds to the appearance of a pulse at the output of address decoder 13, which translates the trigger 9 B to the zero position corresponding to the recording mode, and in combination with the signal at the single output of this trigger (not shown) resets the distributors 27 and 28 and registers 22 and 23 in the initial state.
Технико-экономическое преимущество предлагаемого устройства заключаетс в том, что оно позвол ет работать с блоком пам ти, в состав которого вход т неисправные чейки, за счет исключени их адреса из обращени , если количество этих чеек не превосходит определенного значени , задаваемого объемом распределителей импульсов.The technical advantage of the proposed device is that it allows you to work with a memory unit that contains faulty cells by excluding their address from circulation if the number of these cells does not exceed a certain value specified by the volume of the pulse distributors.