SU936034A1 - Redundancy storage - Google Patents
Redundancy storage Download PDFInfo
- Publication number
- SU936034A1 SU936034A1 SU802942873A SU2942873A SU936034A1 SU 936034 A1 SU936034 A1 SU 936034A1 SU 802942873 A SU802942873 A SU 802942873A SU 2942873 A SU2942873 A SU 2942873A SU 936034 A1 SU936034 A1 SU 936034A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- information
- adder
- control unit
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
(54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(54) RESERVED RECORDING DEVICE
1one
Изобретение относитс к запоминающим устройствам.This invention relates to memory devices.
Известно резервированное запоминающее устройство, содержащее рабочие и резервные блоки пам ти, адресные регистры, коммутаторы, блоки контрол 1.A backup memory device is known that contains working and backup memory blocks, address registers, switches, control units 1.
Недостатком этого устройства вл етс ограниченна область применени , так как оно не парирует неисправности, возникщиге в ходе работы (неисправные чейки в рабочих блоках этих устройств должны быть вы влены заранее и их содержимое должно быть занесено в резерные блоки пам ти).A disadvantage of this device is the limited scope, since it does not counter the malfunctions that occur during operation (faulty cells in the working blocks of these devices must be detected in advance and their contents must be stored in the memory blocks).
Наиболее близким по техническому рещению к предложенному вл етс резервированное запоминающее устройство, содержащее регистр адреса, два рабочих и один резервный блоки пам ти, три коммутатора , блок контрол , сумматор, генератор тактовых импульсов, элементы И 2.The closest technical solution to the proposed is a redundant memory device containing an address register, two working and one backup memory blocks, three switches, a control unit, an adder, a clock generator, and the elements of 2.
Недостатком, данного устройства вл етс ограниченное быстродействие вследствие выдачи на выход устройства информации только из одного (первого или второго) рабочих блоков за одно обращение к пам ти, наличи дополнительных задержек при выдаче информации из пам ти за прохождени информации через р д логических устройств (коммутаторы, элементы И).The disadvantage of this device is the limited speed due to the output of information from the device output from only one (first or second) working blocks during one memory access, the presence of additional delays in outputting information from the memory for passing information through a series of logic devices (switches , elements And).
Существенное увеличение быстродействи пам ти невозможно без увеличени разр дности блока пам ти (формата слова).A significant increase in memory speed is impossible without increasing the memory block size (word format).
Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.
Поставленна цель достигаетс тем, что в резервированное запоминающее устройст10 во, содержащее регистр адреса, выходы которого соединены с входами рабочих и резервного блоков пам ти, первый сумматор, одни из входов и выходы которого соединены соответственно с выходами резервного блока пам ти и с одними из информационных вхо15 дов первого коммутатора, управл ющий вход которого соединен с выходом первого блока контрол , а выходы подключены к первым входам элементов И, вторые входы которых соединены с выходом генератора The goal is achieved by the fact that the first adder, one of the inputs and outputs of which are connected to the outputs of the backup memory block and one of the information accumulators, is stored in a backup memory device containing the address register, the outputs of which are connected to the inputs of the working and backup memory blocks. inputs of the first switch, the control input of which is connected to the output of the first control unit, and the outputs are connected to the first inputs of the AND elements, the second inputs of which are connected to the generator output
20 Tai TOBbix импульсов, а выходы вл ютс одними из выходов устройства, введены дополнительные элементы И и вторые коммутатор , блок контрол и сумматор, причем первые входы дополнительных элементов И20 Tai TOBbix pulses, and the outputs are one of the outputs of the device, the additional elements And the second switch, the control unit and the adder are introduced, the first inputs of the additional elements And
подключены к выходам второго коммутатора, вторые входы - к выходу генератора тактовых импульсов, а выходы вл ютс другими выходами устройства, одни из входов второго сумматора подключены к выходам резервного блока пам ти, другие - к выходам первого рабочего блока пам ти, входам riepвого блока контрол и другим информационным входам первого коммутатора, выходы второго рабочего блока пам ти соединены с другими входами первого сумматора, входами второго блока контрол и одними из информационных входов второго коммутатора , другие информационные входы которого подключены к выходам второго сумматора, а управл ющий вход соединен с выходом второго блока контрол .connected to the outputs of the second switch, second inputs to the output of the clock generator, and outputs to the other outputs of the device, one of the inputs of the second adder connected to the outputs of the backup memory block, others to the outputs of the first working memory block, the inputs of the rip control unit and other information inputs of the first switch, the outputs of the second working memory block are connected to other inputs of the first adder, inputs of the second control unit and one of the information inputs of the second switch, others inform The operational inputs of which are connected to the outputs of the second adder, and the control input is connected to the output of the second control unit.
На чертеже изображена функциональна схема предложенного устройства.The drawing shows a functional diagram of the proposed device.
Устройство содержит регистр 1 адреса, первый 2 и второй 3 рабочие блоки пам ти, резервный блок 4 пам ти, в который занесена сумма по модулю два одноименных разр дов информации с одинаковыми адресами из рабочих блоков пам ти 2 и 3, первый блок 5 контрол , первый сумматор 6, второй сумматор 7, второй блок 8 контрол , первый 9 и второй 10 коммутаторы, элементы И 11, генератор 12 тактовых импульсов , дополнительные элементы И 13.The device contains the address register 1, the first 2 and second 3 working memory blocks, the backup memory block 4, which contains the modulo sum of two information bits of the same name with the same addresses from the working memory blocks 2 and 3, the first control unit 5, the first adder 6, the second adder 7, the second control unit 8, the first 9 and the second 10 switches, And 11 elements, 12 clock pulse generator, And 13 additional elements.
Блоки 5 и 8 контрол могут реализовывать , например, функцию побайтного контрол на нечетность и быть выполнены на параллельно работающих интегральных микросхемах 530ИП5.Blocks 5 and 8 controls can implement, for example, the function of byte checking for oddness and be performed on parallel-running integrated circuits 530IP5.
Устройство работает следующим образом. Адрес чейки, к которой необходимо обратитьс , записываетс в регистр 1 адреса. Обращение происходит одновременно к первому 2, второму 3 и резервному 4 блокам пам ти по одинаковым адресам. При этом в чейке резервного блока 4 пам ти содержитс сумма по модулю два одноименных разр дов соответствующих чеек первого 2 и второго 3 блоков пам ти. Информаци , считанна с первого рабочего блока 2 пам ти , поступает в блок 5 контрол на входы сумматора 7 и на входы коммутатора 9. Одновременно на другие входы сумматора 7 поступает информаци , считанна по тому же адресу с блока 4. Сумма по модулю два информации, считанной с блоков 2 и 4, и равна , при отсутствии неисправностей , информации, считанной с блока 3 пам ти, поступает на входы коммутатора 10.The device works as follows. The address of the cell to be addressed is written to address register 1. The call is made simultaneously to the first 2, second 3 and backup 4 memory blocks at the same addresses. At the same time, the cell of the backup memory block 4 contains the sum modulo two homogeneous bits of the corresponding cells of the first 2 and second 3 memory blocks. The information read from the first working block 2 of the memory enters the control unit 5 at the inputs of the adder 7 and at the inputs of the switch 9. At the same time, the other inputs of the adder 7 receive the information read at the same address from the block 4. The sum is two information, read from blocks 2 and 4, and equal, in the absence of faults, the information read from block 3 of the memory is fed to the inputs of the switch 10.
Аналогичным образом информаци , считанна с блока 3 пам ти, поступает в блок 8 контрол , на входы.сумматора 6 и на входы коммутатора 10. На входы сумматора 6 поступает информаци , считанна по тому же адресу с блока 4 пам ти. Сумма по модулю два информации, считанной с блоков 3 и 4, и равна при отсутствии неисправностей.In a similar way, information read from memory block 3 enters control unit 8, inputs of the accumulator 6 and inputs of the switch 10. Information read by the same address from memory block 4 is received at the inputs of the adder 6. Sum modulo two information read from blocks 3 and 4, and is equal in the absence of faults.
информации, считанной с блока 2 пам ти, поступает на входы коммутатора 9.The information read from memory block 2 is fed to the inputs of the switch 9.
Если блоком 5 контрол не зарегистрировано искажений информации, поступающей с блока 2, то блок 5 контрол вырабатывает сигнал, разрещающий прохождение этой информации на входы элементов И 11 через коммутатор 9. Если результат контрол отрицательный, то через коммутатор 9 на входы элементов схем И 11If the control unit 5 does not register any distortions in the information coming from unit 2, then the control unit 5 generates a signal allowing the information to pass to the inputs of the And 11 elements through the switch 9. If the control result is negative, then through the switch 9 to the inputs of the And 11 circuit elements
поступает информаци с выхода сумматора 6.Receives information from the output of the adder 6.
Подобным образом, если блоком 8 контрол не зарегистрировано искажений информации , поступающей с блока 3 пам ти, то блок 8 контрол вырабатывает сигнал, разрещающий прохождение этой информации через коммутатор 10 на входы элементов И 13. Если результат контрол отрицательный , то через коммутатор 10 на входы элементов И 13 поступает информаци сSimilarly, if the control unit 8 does not register any distortions of information coming from memory block 3, then the control unit 8 generates a signal allowing the passage of this information through switch 10 to inputs of elements 13. And if the control result is negative, then through switch 10 to inputs elements And 13 comes with information
выхода сумматора 7. На элементах И 11 и 13 по тактовым импульсам от генератора 12 тактовых импульсов происходит выделение достоверной информации (поскольку на входы коммутаторов 9 и 10 поступает информаци по различным трактам, тона их выходах некоторое врем может находитьс искаженна информаци ).adder 7 output. At elements 11 and 13, clock pulses from the clock generator 12 produce reliable information (since the inputs of the switches 9 and 10 receive information along different paths, their output may be distorted for some time).
Предложенное запоминающее устройство обеспечивает увеличение разр дности передаваемой информации (за одно обращениеThe proposed storage device provides an increase in the size of the transmitted information (in one
к устройству считываетс информаци двойной разр дности по сравнению с разр дностью блоков пам ти), причем парируетс неисправность одного из блоков пам ти или неисправности всех блоков пам ти (еслиDouble-bit information is read to the device compared to the memory block size, and the fault of one of the memory blocks or the failure of all memory blocks (if
адреса отказавщих чеек не совпадают); сокращение длительности цикла обращени к пам ти за счет сокращени задержек в цепи выдачи информации (в предложенном устройстве по сравнению с прототипом исключены коммутаторы, управл емые от регистра адреса).addresses of failed cells do not match); reducing the cycle time for accessing the memory by reducing delays in the information distribution circuit (in the proposed device, compared to the prototype, switches that are controlled from the address register are excluded).
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802942873A SU936034A1 (en) | 1980-06-16 | 1980-06-16 | Redundancy storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802942873A SU936034A1 (en) | 1980-06-16 | 1980-06-16 | Redundancy storage |
Publications (1)
Publication Number | Publication Date |
---|---|
SU936034A1 true SU936034A1 (en) | 1982-06-15 |
Family
ID=20903053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802942873A SU936034A1 (en) | 1980-06-16 | 1980-06-16 | Redundancy storage |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU936034A1 (en) |
-
1980
- 1980-06-16 SU SU802942873A patent/SU936034A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5321706A (en) | Method and apparatus for checking the address and contents of a memory array | |
EP0260584A2 (en) | Fault tolerant computer achitecture | |
ATE72066T1 (en) | SELF-TESTING COMPUTING CIRCUIT ARRANGEMENT. | |
GB2268297A (en) | Content addressable memory. | |
US4805173A (en) | Error control method and apparatus | |
SU936034A1 (en) | Redundancy storage | |
KR970067382A (en) | Method and apparatus for parity check logic circuit in dynamic random access memory | |
GB2220091A (en) | A memory error protection system | |
SU803014A1 (en) | Redundancy storage | |
SU881875A2 (en) | Redundancy storage device | |
RU2054710C1 (en) | Multiprocessor control system | |
SU758257A1 (en) | Self-checking device | |
SU1080217A1 (en) | Redundant storage | |
SU1387048A2 (en) | Backup storage device | |
SU1056274A1 (en) | Storage with self-check | |
SU983752A1 (en) | Redundancy storage | |
RU2028677C1 (en) | Dynamic redundancy storage device | |
SU411456A1 (en) | ||
RU1837364C (en) | Self-correcting random access memory | |
SU879655A1 (en) | Self-checking memory | |
SU1640745A1 (en) | Backed-up memory | |
SU928685A1 (en) | Redundancy device | |
SU1105944A1 (en) | Storage with self-check | |
SU1137539A2 (en) | Device for checking memory unit | |
SU842955A1 (en) | Storage device |