RU2028677C1

RU2028677C1 - Dynamic redundancy storage device

Info

Publication number: RU2028677C1
Authority: RU
Inventors: Е.В. Самсонов; Ю.Н. Щербаков
Original assignee: Научно-исследовательский институт автоматики Научно-производственного объединения автоматики
Priority date: 1990-09-25
Filing date: 1990-09-25
Publication date: 1995-02-09

Abstract

FIELD: computer engineering. SUBSTANCE: dynamic redundancy storage has main and stand-by storage units, output register, mode setting unit, fault setting unit, monitoring unit, group of comparison units, reconfiguration unit built up of group of switches. EFFECT: improved reliability due to on-line response to failures of storage components both in main bits of read-out words and in check bits, and also according for permanent failures of bit sections detected during post-storage tests. 3 cl, 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения надежных запоминающих устройств оперативной или постоянной памяти произвольного доступа, работающих в реальном масштабе времени. The invention relates to computer technology and can be used to build reliable memory devices, random-access or permanent random access memory, working in real time.

Известно резервированное оперативное запоминающее устройство, содержащее, например, два накопителя, часть разрядов которых используется для хранения контрольной информации, входные и выходные коммутаторы, блоки свертки по модулю 2, блок управления и схему поразрядного сравнения считываемой информации [1]. A redundant random access memory device is known, which contains, for example, two drives, some of which are used to store control information, input and output switches, convolution modules modulo 2, a control unit, and a bitwise comparison circuit for the read information [1].

Недостаток устройства в том, что оно не исправляет многоразрядные ошибки, а при двух накопителях исправляет не более двух одиночных разрядных неисправностей. The disadvantage of this device is that it does not fix multi-bit errors, and with two drives it fixes no more than two single bit errors.

Известно устройство для замещения ошибочных данных в запоминающих ячейках (многоразрядных словах) некорректируемого накопителя, в котором ошибочная ячейка основного накопителя замещается на ячейку из дополнительного (заявка ФРГ N 2646162, кл. G 11 C 29/00, 1979). A device is known for replacing erroneous data in storage cells (multi-bit words) of an unrecoverable drive, in which an erroneous cell of the main drive is replaced with a cell from an additional one (German application N 2646162, class G 11 C 29/00, 1979).

Известна интегральная память с резервированием столбцов данных, в которой все столбцы элементов накопителя разбиты на группы, и каждой группе ставится в соответствии резервный столбец (заявка Франции N 2611301, кл. G 11 C 29/00, 1988). Known integral memory with redundancy of data columns, in which all the columns of the drive elements are divided into groups, and a backup column is assigned to each group (French application N 2611301, CL G 11 C 29/00, 1988).

Общим недостатком этих двух устройств является то, что при отказах отдельных элементов накопителя заменяются на резервные не только отказавшие элементы, но и исправные, входящие в соответствующее слово, как в заявке ФРГ, или во все столбцы, занимающие в группах одинаковое положение, как в заявке Франции. A common drawback of these two devices is that in case of failures of individual drive elements, not only failing elements are replaced by backup ones, but also serviceable ones included in the corresponding word, as in the FRG application, or in all columns occupying the same position in the groups as in the application France.

Известно полупроводниковое ЗУ, выполняющее функцию коррекции ошибок и имеющее резервный блок. В этом устройстве с помощью двух селекторов имеется возможность локализации и замены отказавшего элемента памяти на пересечении горизонтальных и вертикальных групп элементов. Ошибки в группах обнаруживаются контролем на четность (патент США N 4768193, кл. G 06 F 11/10, 11/20, 1988). It is known semiconductor memory that performs the function of error correction and has a backup unit. In this device, using two selectors, it is possible to localize and replace a failed memory element at the intersection of horizontal and vertical groups of elements. Errors in groups are detected by the parity control (US patent N 4768193, CL G 06 F 11/10, 11/20, 1988).

Недостатком этого ЗУ является то, что ввиду невысокой эффективности контроля на четность для многоразрядных ошибок при их возникновении во многих случаях элемент памяти локализовать будет невозможно и при этом заменяется вся группа элементов, в строке или столбце, в том случае и исправные элементы в группе. The disadvantage of this memory is that, due to the low efficiency of the parity check for multi-bit errors when they occur, in many cases it will not be possible to localize a memory element and the entire group of elements in the row or column will be replaced, in which case serviceable elements in the group.

Известно запоминающее устройство с динамическим резервированием, содержащее n битовых секций (разрядов) основной памяти и S резервной с общими адресными и управляющими линиями выбора слова. n разрядных линий основной памяти и S разрядных линий резервной соединены через схему реконфигурации с регистром данных. A memory device with dynamic backup is known, containing n bit sections (bits) of the main memory and S standby with common address and control lines for word selection. n bit lines of the main memory and S bit lines of the backup are connected via a reconfiguration circuit with a data register.

Устройство позволяет производить замену отказавших элементов памяти на резервные для каждого слова и каждого разряда на основании информации об отказах, занесенной в дополнительную память. The device allows replacing the failed memory elements with reserve ones for each word and each category based on the information about the failures recorded in the additional memory.

Недостатком устройства является невозможность оперативного исправления выходных данных при возникновении сбоев и неисправностей в элементах накопителя. При возникновении, например, неисправности в этом устройстве необходимо провести тесты и результат тестов записать в дополнительную память. А сбои вообще тестами не обнаруживаются. The disadvantage of this device is the inability to quickly correct the output data in case of failures and malfunctions in the elements of the drive. If, for example, a malfunction occurs in this device, it is necessary to conduct tests and record the test results in additional memory. And failures in general are not detected by tests.

Цель предлагаемого технического решения - повышение надежности путем обеспечения оперативности переключения резерва при появлении сбоев и отказов элементов памяти. The purpose of the proposed technical solution is to increase reliability by ensuring the efficiency of reserve switching in case of failures and failures of memory elements.

Указанная цель достигается тем, что в известное устройство, содержащее основной и резервный блоки памяти, блок реконфигурации и выходной регистр, причем адресные и управляющие входы основного и резервного накопителей объединены и являются адресными и управляющими входами устройства, выходы основного и резервного блоков памяти подключены к соответствующим входам блока реконфигурации, выходы которого соединены с соответствующими входами выходного регистра, выходы которого являются выходами устройства, управляющий вход выходного регистра является входом стробирования считывания устройства, введены блок задания режимов, блок задания неисправностей, блок контроля, группа блоков сравнения, а блок реконфигурации состоит из групп коммутаторов. Первый информационный вход каждого коммутатора и первый вход соответствующего блока сравнения объединены и подключены к соответствующему выходу основного блока памяти. Второй информационный вход каждого коммутатора и второй вход соответствующего блока сравнения объединены и подключены к соответствующему выходу резервного блока памяти. Выход блока сравнения соединен с первым управляющим входом соответствующего коммутатора. Вторые управляющие входы коммутаторов объединены и подключены к выходу блока контроля, информационные входы которого и соответствующие информационные входы выходного регистра объединены и подключены к выходам соответствующих коммутаторов, третьи управляющие входы которых соединены с соответствующими прямыми выходами блока задания режимов, инверсные выходы которого подключены к четвертым управляющим входам соответствующих коммутаторов, пятые управляющими входы которых соединены с соответствующими выходами блока задания неисправностей. Управляющий вход блока контроля соединен с входом стробирования считывания устройства. This goal is achieved by the fact that in the known device containing the main and backup memory blocks, a reconfiguration block and an output register, the address and control inputs of the main and backup drives are combined and are address and control inputs of the device, the outputs of the main and backup memory blocks are connected to the corresponding the inputs of the reconfiguration unit, the outputs of which are connected to the corresponding inputs of the output register, the outputs of which are the outputs of the device, the control input of the output reg The country is the gate of the readout of the device, a mode setting block, a fault setting block, a control block, a group of comparison blocks are introduced, and the reconfiguration block consists of switch groups. The first information input of each switch and the first input of the corresponding comparison unit are combined and connected to the corresponding output of the main memory unit. The second information input of each switch and the second input of the corresponding comparison unit are combined and connected to the corresponding output of the backup memory unit. The output of the comparison unit is connected to the first control input of the corresponding switch. The second control inputs of the switches are combined and connected to the output of the control unit, the information inputs of which and the corresponding information inputs of the output register are combined and connected to the outputs of the corresponding switches, the third control inputs of which are connected to the corresponding direct outputs of the mode setting unit, the inverse outputs of which are connected to the fourth control inputs corresponding switches, the fifth control inputs of which are connected to the corresponding outputs of the failure unit Nost. The control input of the control unit is connected to the gate of the reading device.

На фиг. 1 показана структурная схема запоминающего устройства с динамическим резервированием; на фиг. 2 - пример реализации коммутатора; на фиг. 3 - пример возможной реализации блока контроля; на фиг. 4 - пример временной диаграммы работы устройства, причем высокий уровень сигналов соответствует логической "1". In FIG. 1 shows a block diagram of a dynamic backup storage device; in FIG. 2 is an example implementation of a switch; in FIG. 3 is an example of a possible implementation of a control unit; in FIG. 4 is an example of a timing diagram of a device, wherein a high level of signals corresponds to a logical “1”.

Устройство (фиг. 1) содержит основной 1 и резервный 2 блоки памяти, каждый из которых предназначен для хранения n-разрядных слов, сопровождаемых "k" контрольными разрядами. Между n + k соответствующими выходными разрядными линиями основного и резервного блоков памяти включены n + k блоков сравнения 3. Каждый из n + k коммутаторов 4 первым и вторым информационными входами соединен с разрядными линиями соответственно основного 1 и резервного 2 блоков памяти, а информационным выходом - с соответствующим разрядом выходного регистра 5 и входом блока контроля 6. The device (Fig. 1) contains the main 1 and reserve 2 memory blocks, each of which is designed to store n-bit words, followed by "k" control bits. Between n + k corresponding output bit lines of the main and backup memory blocks, n + k comparison blocks 3 are included. Each of the n + k switches 4 with the first and second information inputs is connected to the bit lines of the main 1 and reserve 2 memory blocks, respectively, and the information output with the corresponding discharge of the output register 5 and the input of the control unit 6.

Первый управляющий вход каждого коммутатора 4 соединен с выходом соответствующего блока сравнения 3, второй - с выходом блока контроля 6, третий, четвертый и пятый соединены соответственно с прямым и инверсным выходами триггера соответствующего разряда блока задания режимов 7 и с соответствующим выходом блока задания неисправностей 8. The first control input of each switch 4 is connected to the output of the corresponding comparison unit 3, the second to the output of the control unit 6, the third, fourth and fifth are connected respectively to the direct and inverse outputs of the trigger of the corresponding discharge of the mode reference block 7 and to the corresponding output of the fault reference block 8.

Коммутатор 4 содержит с первого по четвертый элементы И соответственно 9, 10, 12, 14, первый 11 и второй 15 элементы ИЛИ, элемент НЕ 13. Первый, второй и третий входы первого элемента И 9, являются соответственно первым, вторым и третьим управляющими входами коммутатора, четвертым и пятым управляющими входами которого являются соответственно первый и второй входы второго элемента И 10, выход которого соединен с первым входом первого элемента ИЛИ 11, второй вход которого соединен с выходом первого элемента И 9. Вход элемента НЕ 13 и первый вход третьего элемента И 12 объединены и подключены к выходу первого элемента ИЛИ 11. Выход элемента НЕ 13 соединен с первым входом четвертого элемента И 14, второй вход которого является первым информационным входом коммутатора 4, вторым информационным входом которого является второй вход третьего элемента И 12, выход которого соединен с первым входом второго элемента ИЛИ 15, второй вход которого соединен с выходом четвертого элемента И 14. Выход второго элемента ИЛИ 15 является выходом коммутатора. The switch 4 contains from the first to the fourth elements AND, respectively, 9, 10, 12, 14, the first 11 and second 15 elements OR, the element NOT 13. The first, second and third inputs of the first element And 9 are respectively the first, second and third control inputs switch, the fourth and fifth control inputs of which are the first and second inputs of the second element And 10, the output of which is connected to the first input of the first element OR 11, the second input of which is connected to the output of the first element And 9. The input of the element is NOT 13 and the first input of the third AND 12 are connected and connected to the output of the first OR 11 element. The output of the NOT 13 element is connected to the first input of the fourth AND 14 element, the second input of which is the first information input of the switch 4, the second information input of which is the second input of the third And 12 element, the output of which connected to the first input of the second element OR 15, the second input of which is connected to the output of the fourth element And 14. The output of the second element OR 15 is the output of the switch.

Блок контроля 6 (фиг. 3) содержит элемент ИЛИ 16, "к" элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17₁-17к, "к" сумматоров по модулю 2 18₁-18к, триггер 19, элемент ИЛИ 20, формирователь 21, n/к входов каждого сумматора по модулю 2 18₁-18к соединены с группой входов блока контроля 6, соединенных с выходами коммутаторов 4, коммутирующих разряды основных слов. Выходы сумматоров по модулю 2 18₁-18к соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17₁-17к, вторые входы которых соединены с соответствующими "к" входами блока контроля 6, соединенных с выходами коммутаторов 4, коммутирующих контрольные разряды блоков памяти. Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17₁-17к соединены с входами элемента ИЛИ 16, выход которого соединен с прямым установочным входом триггера 19, вход синхронизации которого через двухвходовой элемент ИЛИ 20 соединен с входом и выходом формирователя 21, вход которого является управляющим входом блока контроля 6, а выход соединен с инверсным установочным входом триггера 19, прямой выход которого является выходом блока контроля 6.The control unit 6 (Fig. 3) contains an element OR 16, “k” elements EXCLUSIVE OR 17 ₁ -17к, “к” adders modulo 2 18 ₁ -18к, trigger 19, element OR 20, driver 21, n / k inputs each adder modulo 2 18 ₁ -18k connected to a group of inputs of the control unit 6, connected to the outputs of the switches 4, commuting bits of the main words. The outputs of the adders modulo 2 18 ₁ -18k connected to the first inputs of the corresponding elements EXCLUSIVE OR 17 ₁ -17k, the second inputs of which are connected to the corresponding "to" the inputs of the control unit 6, connected to the outputs of the switches 4, switching control bits of the memory blocks. The outputs of the exclusive OR elements ₁₇ January -17k element connected to inputs of OR 16, the output of which is connected to the direct mounting trigger input 19, the clock input of which via two-input OR gate 20 is connected to the input and output driver 21, whose input is a control input of control unit 6, and the output is connected to the inverse installation input of the trigger 19, the direct output of which is the output of the control unit 6.

Устройство работает следующим образом. The device operates as follows.

По одинаковым адресам слов основного 1 и резервного 2 блоков памяти хранятся одинаковые данные. Чтение и запись (если память типа ОЗУ) производится синхронно. Блоки задания режимов 7 и задания неисправностей 8 осуществляют независимое управление по каждому разряду считываемых слов. Эти блоки представляют собой, например, программно-доступные регистры со стороны процессора ЦВМ, в состав которой может входить рассматриваемое устройство. С помощью блока задания режимов 7 для каждого разряда слов может быть установлен динамический или статический режим работы соответствующего коммутатора 4. At the same address of the words of the main 1 and reserve 2 memory blocks, the same data is stored. Reading and writing (if memory type RAM) is performed synchronously. The blocks of the job modes 7 and job faults 8 provide independent control for each category of read words. These blocks are, for example, software-accessible registers on the part of the digital processor, which may include the device in question. Using the unit for setting modes 7, for each word category, a dynamic or static mode of operation of the corresponding switch 4 can be set.

Динамический режим коммутатора 4 i-го разряда соответствует значению логической "1" i-го разряда регистра задания режимов 7. При этом логический "0" с инверсного выхода триггера i-го разряда регистра задания режимов 7, поступая через четвертый управляющий вход коммутатора 4 на элемент И 10, блокирует возможность управления коммутатором по i-му разряду регистра задания неисправностей 8, сигнал которого поступает через пятый управляющий вход коммутатора 4 на второй вход элемента И 10. The dynamic mode of the switch 4 of the i-th category corresponds to the value of the logical "1" of the i-th category of the register of the setting of modes 7. In this case, the logical "0" from the inverse of the trigger of the i-th category of the register of the setting of modes 7 is received through the fourth control input of the switch 4 to element And 10, blocks the ability to control the switch according to the i-th category of the register of faults 8, the signal of which is fed through the fifth control input of the switch 4 to the second input of the element And 10.

До момента считывания слова из блоков памяти на первом и втором входах элемента И 9 присутствуют логические нули, поступающие соответственно через первый управляющий вход коммутатора 4 с выхода блока сравнения и через второй управляющий вход - с выхода блока контроля. На третьем входе элемента И 9 присутствует сигнал логической "1", поступающий через третий управляющий вход коммутатора 4 с прямого выхода триггера соответствующего разряда регистра задания режимов 7. Поскольку на обоих входах элемента ИЛИ 11 присутствуют логические "0", то и на первом входе элемента И 12 будет "0". Тем самым запрещается прохождение сигнала с i-по разряда резервного блока памяти 2 через второй вход элемента И 12, через элемент ИЛИ 15 на выход коммутатора 4. Одновременно сигналом логической "1" с выхода элемента НЕ 13, поступающего на первый вход элемента И 14, разрешено прохождение сигнала с i-го разряда основного блока памяти 1 через второй вход элемента И 14, элемент ИЛИ 15 на выход коммутатора 4. Until the word is read from the memory blocks, the first and second inputs of the And 9 element contain logical zeros that arrive respectively through the first control input of the switch 4 from the output of the comparison unit and through the second control input from the output of the control unit. At the third input of the And 9 element there is a logical "1" signal coming through the third control input of the switch 4 from the direct output of the trigger of the corresponding discharge of the mode register 7. Since there are logical "0" at both inputs of the OR 11 element, the first input of the element And 12 will be "0". This prohibits the passage of the signal from the i-bit of the backup memory unit 2 through the second input of the And 12 element, through the OR element 15 to the output of the switch 4. At the same time, the logic signal “1” from the output of the HE 13 element is supplied to the first input of the And 14 element, allowed the passage of the signal from the i-th discharge of the main memory unit 1 through the second input of the AND element 14, the OR element 15 to the output of the switch 4.

Если при считывании слова блок сравнения 3 и блок контроля 6 сигналов ошибок не вырабатывают, то в выходной регистр 5 через коммутаторы 4 записывается слово, считанное из основного блока памяти. If, when reading the word, the comparison unit 3 and the control unit 6 do not generate error signals, then the word read from the main memory unit is written to the output register 5 through the switches 4.

Пусть, например, произошел отказ или сбой в битовой секции i-го разряда основного блока памяти на определенном адресе (или группе адресов). При считывании слова по этому адресу блок контроля 6 вырабатывает сигнал ошибки, а блок сравнения 3 - сигнал несравнения. Таким образом, на первом и втором входах элемента И 9 коммутатора 4 появятся логические "1". А поскольку на третьем входе уже была "1" (установлен динамический режим), этот единичный сигнал проходит на первый вход элемента И 12 и через элемент НЕ 13 на первый вход элемента И 14. В результате на выход коммутатора 4 вместо сигнала с разрядной линии основного блока памяти проходит сигнал с разрядной линии резервного блока памяти через второй информационный вход коммутатора 4, элементы И 12, ИЛИ 15. Let, for example, a failure or failure occur in the bit section of the i-th category of the main memory block at a specific address (or group of addresses). When reading a word at this address, the control unit 6 generates an error signal, and the comparison unit 3 - an incomparable signal. Thus, on the first and second inputs of the element And 9 of the switch 4 will appear logical "1". And since there was already “1” at the third input (the dynamic mode was set), this single signal passes to the first input of the And 12 element and through the NOT 13 element to the first input of the And 14. As a result, to the output of the switch 4 instead of the signal from the discharge line of the main of the memory block, a signal passes from the bit line of the backup memory block through the second information input of the switch 4, elements AND 12, OR 15.

Временная диаграмма переключения выходной информации коммутатора 4 при фиксации искаженного разряда считанного слова (на примере переключения одного разряда) показана на фиг. 4. Сигнал ошибки блока контроля 6 после возникновения сохраняется до конца строба считывания. Его сброс, т.е. обнуление триггера 19, происходит по сигналу с выхода формирователя 21 (по заднему фронту строба считывания), поступающего на инверсный установочный вход триггера 19 и одновременно через элемент ИЛИ 20 на его вход синхронизации. The timing diagram of switching the output information of the switch 4 when fixing a distorted bit of a read word (using the example of switching a single bit) is shown in FIG. 4. The error signal of the control unit 6 after occurrence is stored until the end of the read strobe. Its discharge, i.e. The zeroing of the trigger 19 occurs according to the signal from the output of the former 21 (along the trailing edge of the read gate), which arrives at the inverted installation input of the trigger 19 and simultaneously through the OR element 20 to its synchronization input.

Если откажет какой-либо разряд резервного блока памяти 2, то соответствующий коммутатор не переключается, так как несмотря на наличие сигнала несравнения с блока 3, блок контроля 6 сигнала ошибки не выработает. If any bit of the backup memory unit 2 fails, the corresponding switch does not switch, because despite the presence of an incomparable signal from unit 3, the control unit 6 will not generate an error signal.

В общем случае, в динамическом режиме при чтении производится оперативное замещение информации отдельных разрядных линий основного блока памяти на линии резервного, если имеется сигнал их несравнения и сигнал ошибки для считываемого слова. Это исправление информации осуществляется также и для контрольных разрядов. In general, in the dynamic mode, while reading, the information of individual bit lines of the main memory block is promptly replaced on the backup line if there is a signal of their incomparison and an error signal for the word being read. This correction of information is also carried out for control bits.

Использование такого динамического переключения резерва для каждого элемента памяти, стоящего на пересечении разрядной и адресной линий, дает большой выигрыш в надежности при простоте реализации. Однако при некоторых сочетаниях неисправностей, применяя только динамический режим, исправить выходную информацию не представляется возможным. Например, пусть в i-м разряде резервного блока памяти отказали все элементы i-й битовой секции. При чтении слов постоянно срабатывает i-й блок сравнения 3, но сигнал ошибки не вырабатывается, так как на выход коммутатора 4 подключена разрядная линия основного блока памяти. Если при этом возникнет сбой или отказ в другой битовой секции основного блока памяти r ≠ i, то по возникшему сигналу ошибки блока контроля 6 одновременно срабатывают r-й и i-й коммутаторы 4, что приведет к записи в выходной регистр 5 неверной информации по i-му разряду считанного слова. Искажение i-го разряда можно было бы исключить, если постоянно подключить на выход i-го коммутатора 4 разрядную линию основного блока памяти. Поэтому в устройство введен еще статический режим переключения, задаваемый для каждого разряда. The use of such dynamic reserve switching for each memory element at the intersection of the bit and address lines gives a big gain in reliability with ease of implementation. However, with some combinations of faults, using only dynamic mode, it is not possible to correct the output information. For example, let all elements of the ith bit section fail in the ith bit of the backup memory block. When reading words, the i-th block of comparison 3 is constantly triggered, but an error signal is not generated, since the discharge line of the main memory block is connected to the output of switch 4. If at the same time there occurs a malfunction or a failure in another bit section of the main memory block r ≠ i, then the r-th and i-th switches 4 are simultaneously triggered by the error signal of control unit 6, which will lead to writing incorrect information on i to the output register 5 -th category of a read word. The distortion of the i-th discharge could be eliminated if the 4-bit line of the main memory block is constantly connected to the output of the i-th switch. Therefore, the device also introduced a static switching mode specified for each discharge.

Статический режим для какого-либо разряда (или группы разрядов) устанавливается путем обнуления соответствующих разрядов регистра задания режимов 7. Сигнал логического "0" с прямого выхода триггера i-го разряда регистра задания режимов 7 через третий управляющий вход i-го коммутатора 4 поступает на третий вход элемента И 9, тем самым запрещая управление коммутатором 4 от блока контроля 6 и i-го блока сравнения 3. Сигнал логической "1" с инверсного выхода триггера i-го разряда регистра задания режимов 7 через четвертый управляющий вход i-го коммутатора 4 поступает на первых вход элемента И 10, тем самым разрешается прохождение через второй вход элемента И 10 и пятый управляющий вход коммутатора 4 сигнала с i-го разряда регистра задания неисправностей 8. The static mode for any category (or group of categories) is set by zeroing the corresponding bits of the mode register 7. The logical "0" signal from the direct output of the trigger of the i-th category register of the mode register 7 is fed to the third control input of the i-th switch 4 to the third input of the And 9 element, thereby prohibiting the control of the switch 4 from the control unit 6 and the i-th comparison unit 3. Logical signal "1" from the inverted output of the trigger of the i-th category of the mode setting register 7 through the fourth control input of the i-th switch ora 4 is supplied to the first input of AND gate 10, thereby allowed to pass through the second input of AND gate 10 and the fifth control signal input of the switch 4 to i-th reference register faults discharge 8.

В статическом режиме содержимое разряда регистра 8 однозначно определяет от разрядной линии какого блока памяти (основного или резервного) записывается информация в соответствующий разряд выходного регистра 5. Например, сигнал логической "1" с i-го разряда регистра задания неисправностей 8, проходя через элементы И 10, ИЛИ 11 на первый вход элемента И 12, подключает через его второй вход и элемент ИЛИ 15 на вход i-го коммутатора 4 разрядную линию с резервного блока памяти 2. (Прохождение информации с линии основного блока памяти при этом блокировано логическим "0" на первом входе элемента И 14). Если задать в i-м разряде регистра 8 логический "0", то присутствие логического нуля на первом входе элемента И 12 отключает от выхода коммутатора 4 линию резервного блока памяти, а логическая "1", поступающая с выхода элемента НЕ 13 на первый вход элемента И 14, обеспечивает подключение на выход коммутатора 4 разрядной линии основного блока памяти. In static mode, the contents of the register bit 8 unambiguously determines from the bit line of which memory block (main or backup) the information is recorded in the corresponding bit of the output register 5. For example, the logical signal "1" from the i-th bit of the fault register 8, passing through the AND elements 10, OR 11 to the first input of the And 12 element, connects through its second input and the OR 15 element to the input of the i-th switch 4 bit line from the backup memory unit 2. (Information flow from the line of the main memory unit is blocked a logical "0" on the first element inputs and 14). If you set a logical "0" in the i-th category of register 8, then the presence of a logical zero at the first input of AND 12 disconnects the backup memory line from the output of switch 4, and a logical "1" coming from the output of element NOT 13 to the first input of the element And 14, provides a connection to the output of the switch 4 bit line of the main memory unit.

Состояние постоянного отказа i-й битовой секции основного или резервного блоков памяти определяется по тестам, например, после этапа хранения устройства перед началом работы. Возможность индивидуального обращения (на тестах) к основному и резервному блокам памяти определяется содержимым регистров 7 и 8. Например, нужно проверить тестами основной блок памяти. Для этого в регистры 7 и 8 посылаются нулевые коды. Т.е. устанавливается статический режим по всем разрядам с постоянным подключением выходного регистра 5 к основному блоку памяти 1. The state of permanent failure of the ith bit section of the main or backup memory units is determined by tests, for example, after the storage phase of the device before starting work. The possibility of individual access (on tests) to the main and backup memory blocks is determined by the contents of registers 7 and 8. For example, you need to test the main memory block with tests. To do this, zero codes are sent to registers 7 and 8. Those. a static mode is set for all bits with a constant connection of the output register 5 to the main memory unit 1.

В блоке контроля 6 (фиг. 3) можно реализовать, например, побайтовый контроль на четность. Пусть, например, каждому байту слова соответствует один контрольный разряд, значение которого задается таким образом, чтобы сумма всех разрядов байта с учетом контрольного была четной. Пусть число разрядов слов n = 32. Тогда число контрольных разрядов к = 4. Четыре сумматора по модулю 2 18 подключены своими входами к четырем группам выходов коммутаторов 4 по 8 выходов в каждой. Каждый из четырех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17 при несовпадении сигнала с выхода соответствующего сумматора 18 со значением соответствующего контрольного разряда формирует сигнал ошибки байта. Эти сигналы ошибок поступают на входы элемента ИЛИ 16, выход которого соединен с прямым установочным входом триггера 19. При получении сигнала ошибки хотя бы с одного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 при наличии на входе синхронизации триггера 19 сигнала строба считывания, поступающего с управляющего входа блока контроля 6 через элемент ИЛИ 20, триггер 19 устанавливается в единичное состояние. Сигнал ошибки с его прямого выхода поступает на выход блока контроля 6. In the control unit 6 (Fig. 3) it is possible to implement, for example, a byte parity check. Suppose, for example, that each byte of a word corresponds to one check digit, the value of which is set in such a way that the sum of all bits of the byte, taking into account the control, is even. Let the number of word bits be n = 32. Then the number of control bits is k = 4. Four adders modulo 2 18 are connected by their inputs to four groups of outputs of switches 4 with 8 outputs each. Each of the four elements EXCLUSIVE OR 17 when the signal from the output of the corresponding adder 18 does not match the value of the corresponding control bit generates a byte error signal. These error signals are fed to the inputs of the OR element 16, the output of which is connected to the direct installation input of the trigger 19. When an error signal is received from at least one EXCLUSIVE OR 17 element, if the trigger input 19 has a read strobe signal from the control input of the control unit 6 through the OR element 20, the trigger 19 is set to a single state. The error signal from its direct output goes to the output of the control unit 6.

Современные полупроводниковые ЗУ большой емкости представляют собой матричные структуры, элементами которых являются БИС (или СБИС) памяти. Предлагаемое устройство позволяет исправлять последствия отказов и сбоев как внутри этих БИС, так и отдельных БИС в целом. Наибольшая эффективность устройства достигается, когда ЗУ строится на независимых битовых разрядных секциях, например, на одноразрязных БИС (СБИС) размерностью NКх1 разряд. При этом даже общий отказ одной БИС приводит к искажению только одного разряда считываемого из накопителя слова по всем или группе адресов (в зависимости от количества БИС в разрядной секции). Modern high-capacity semiconductor memory devices are matrix structures whose elements are LSI (or VLSI) memory. The proposed device allows you to correct the consequences of failures and malfunctions both within these LSIs and individual LSIs in general. The greatest efficiency of the device is achieved when the memory is built on independent bit-wise bit sections, for example, on a single-polluted LSI (VLSI) of dimension NKx1 discharge. Moreover, even a general failure of one LSI leads to a distortion of only one bit of a word read from the drive for all or a group of addresses (depending on the number of LSI in the bit section).

Однако высокая эффективность контроля может быть получена и при построении накопителей на многоразрядных БИС памяти. В этом случае при отказе отдельных БИС возникают групповые ошибки. Чтобы их обнаружить известны способы, когда каждый контрольный разряд относится к группе разрядов слова, взятых из различных БИС памяти, (например, международная заявка РСТ/WO/87/06737). However, high control efficiency can also be obtained when building drives on multi-bit LSI memory. In this case, when individual LSIs fail, group errors occur. To detect them, methods are known where each control bit belongs to a group of word bits taken from different LSI memory (for example, international application PCT / WO / 87/06737).

В нашем примере этот эффект будет при подключении входов каждого сумматора по модулю 2 18 блока контроля 6 к выходам коммутаторов 4, соответствующим выходам различных БИС памяти накопителя. Естественно, контрольные разряды должны формироваться по тому же алгоритму (если блок памяти типа ПЗУ - то при его изготовлении, а если типа ОЗУ - то при записи слов). In our example, this effect will be when connecting the inputs of each adder modulo 2 18 of the control unit 6 to the outputs of the switches 4, corresponding to the outputs of various LSI memory of the drive. Naturally, the control bits should be formed according to the same algorithm (if the memory block is of the ROM type, then during its manufacture, and if the type of RAM is when the words are written).

Таким образом, устройство повышает надежность ЗУ за счет оперативного парирования возникающих сбоев и отказов элементов блоков памяти как в основных разрядах слов, так и в контрольных, а также учета постоянных отказов, выявленных на тестах. Thus, the device improves the reliability of the memory due to the rapid retardation of the occurring failures and failures of the elements of the memory blocks in both the main categories of words and in the control ones, as well as taking into account the constant failures identified in the tests.

Claims

1. A MEMORY DEVICE WITH DYNAMIC RESERVATION, containing the main and backup memory blocks, a reconfiguration block and an output register, the address inputs of the main and backup drives being combined and being the address inputs of the device, the control inputs of the main and backup memory blocks are combined and are the control inputs of the device, outputs the main and backup memory blocks are connected to the corresponding inputs of the reconfiguration block, the outputs of which are connected to the corresponding inputs of the output register RA, the outputs of which are the outputs of the device, the control input of the output register is the gate of the read gate of the device, characterized in that, in order to increase the reliability of the device by providing quick switching of the reserve when there are failures and failures of memory elements, a mode setting block, a task block are introduced into it faults, control unit, group of comparison units, reconfiguration unit consists of a group of switches, with the first information input of each switch and the first input corresponding the comparison unit are combined and connected to the corresponding output of the main memory unit, the second information input of each switch and the second input of the corresponding comparison unit are combined and connected to the corresponding output of the backup memory unit, the output of the comparison unit is connected to the first control input of the corresponding switch, the second control inputs of the switches are combined and connected to the output of the control unit, the information inputs of which and the corresponding information inputs of the output register are unified and connected to the outputs of the respective switches, the third control inputs of which are connected to the corresponding direct outputs of the mode setting unit, whose inverse outputs are connected to the fourth control inputs of the corresponding switches, the fifth control inputs of which are connected to the corresponding outputs of the fault setting unit, the control input of the control unit is connected to device gating reader input.

2. The device according to claim 1, characterized in that each switch contains from the first to the fourth elements AND, the first and second elements OR, the element NOT, and the first, second and third inputs of the first element And are respectively the first, second and third control inputs a switch whose fourth and fifth control inputs are respectively the first and second inputs of the second AND element, the output of which is connected to the first input of the first OR element, the second input of which is connected to the output of the first AND element, the input of the element NOT and the first the first input of the third AND element is combined and connected to the output of the first OR element, the output of the element is NOT connected to the first input of the fourth AND element, the second input of which is the first information input of the switch, the second information input of which is the second input of the third AND element, the output of which is connected to the first the input of the second OR element, the second input of which is connected to the output of the fourth AND element, the output of the second OR element is the output of the switch.

3. The device according to claim 1, characterized in that the control unit contains the first and second elements OR, K elements EXCLUSIVE OR, a pulse shaper, a trigger, k adders modulo two, and i input of the adder modulo two (where i = 1. .. n / k) is the j information input of the block (where j = 1 ... n), the modulator two output is connected to the first input of the corresponding EXCLUSIVE OR element, the output of which is connected to the corresponding input of the first OR element, the output of which is connected to direct installation trigger input, synchronization input which о is connected to the output of the second OR element, the first input of which and the input of the pulse shaper are combined and are the control input of the block, the output of which is the direct output of the trigger, the inverse installation input of which and the second input of the second OR element are combined and connected to the output of the pulse shaper, the second input m of the element EXCLUSIVE OR is the m information input of the block (where m = n + 1 ... n + k).