пр мому выходу формировател импульсов, а вход сброса - к входу сброса четйертого триггера, установочный вход п того триггера и первый вход первого элемента ИЛИ объединены и вл ютс установочным входом устройства, второй вход первого элемента ИЛИ вл етс другим управл ющим входом устройства, выходы второго элемента ИЛИ и третьего элемента ИЛИ-НЕ и пр мой выход п того триггера вл ютс другими управл ющими выходами устройства .the forward output of the pulse generator, and the reset input to the reset input of the fourth trigger, the setup input of the first trigger and the first input of the first OR element are combined and are the installation input of the device, the second input of the first element OR is the other control input the OR element and the third OR element and NOT the direct output of the fifth trigger are other control outputs of the device.
Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам и может быть использовано дл контрол оперативных запоминающих устройств в информационно-измерительных системах, когда запись информации в пам ть производитс синхронно с измерени ми. Одно из известных устройств содержит формирователи интервала записи и конца считывани , элементы И и элементы ИЛИ, входы которых подключены соответственно к выходу формировател записи и первого элемента И, а выход соединен с шиной «Запись и через последовательно включенные формирователи считывани и конца считывани с входом второго элемента И, другой вход которого соединен с выходом схемы сравнени , а выход - с первыми входами первого и третьего элементов И, вторые входы которых подключены соответственно к пр мому и инверсному выходам формировател интервала записи, вход которого соединен с выходом формировател записи, причем третьего элемента И подключен к шине «Отказ 1. Недрстатками указанного устройства вл ютс низкие быстродействие и достоверность контрол . Наиболее близким к предлагаемому вл етс устройство дл контрол 3anHqH инфЙрмации в блоках пам ти, содержащее схему сравнени , входы которой вл ютс информационным и контрольным входами устройства, основной регистр адреса и блок местного управлени , входы которого вл ютс управл ющими входами устройства, дополнительный регистр адреса, коммутатор , накопитель и первый триггер, информационный вход которого подключен к выходу схемы сравнени , вход синхронизации соединен с входами синхронизации регистров адреса и выходом синхроимпульсов блока местного управлени , выход первого триггера подключен к информационному вхо ду накопител , адресный вход которого соединен с выходом дополнительного регистра адреса, информационный вход которого подключен к выходу коммутг гора, первый, второй, третий и четвертый входь; которого соединены соответственно с выходом и с адресным входом основного регистра адреса и с управл ющими выходами блока местного управлени , выход управлени записью которого соединен с управл ющим входом накопител , выход которого вл етс информационным выходом устройства 2. Недостатком известного устройства вл етс низка достоверность контрол определ ема веро тностью сбо при записи результатов контрол в накопитель, так как в случае сбо при записи информации в ОЗУ, Б накопитель записываетс «1, а в случае отсутстви сбо - «О. Цель изобретени - повыщение достоверности контрол . Поставленна цель достигаетс тем, что в устройство дл контрол записи информации в блоках пам ти, содержащее регистры адреса, накопитель, блок сравнени , первый и второй входы которого вл ютс соответственно информационным и контрольным входами устройства, триггеры и коммутатор, первый вход которого и вход первого регистра адреса объединеHbi и вл ютс адресным входом устройства , адресным выходом которого вл етс выход первого регистра адреса, формирователь импульсов, первый элемент ИЛИ-НЕ, первый элемент НЕ и элемент ИЛИ-И, причем выход первого регистра адреса соединен с вторым входом коммутатора, выход которого подключен к входу второго регистра адреса, выход которого соединен с адресным входом накопител , информационный вход которого подключен к выходу первого триггера, информационный вход которого соединен с выходом блока сравнени , первый и второй управл ющие входы коммутатора подключены соответственно к инверсному выходу второго триггера и к пр мому выходу второго триггера, первому входу первого элемента ИЛИ-НЕ, установочному и информационно му входам третьего триггера, вход синхронизации которого соединен с выходом первого элемента НЕ, а инверсный выход - с управл ющим входом формировател импульсов , пр мой выход которого подключен к первому упрарзл ющему входу накопител и входу синхронизации четвертою триггера, ир мой выход которого соединен с первым входом элемента ИЛИ-НЕ, а инверсный выход - с установочным входом первого триггера, вторым входом первого элемента ИЛИ-НЕ и вторым входом элемента ИЛИ-И, выход которого подключен к входу первого элемента НЕ и входам синхронизации регистров адреса, первого и второго триггеров, и формировател импульсов , третий и четвертый входы элемента ИЛИ-И и входы сброса второго и четвертого триггеров вл ютс одними из управл ющих входой устройства, пр мой выход формировател импульсов, инверсный выход четвертого триггера и выходы второго триггера вл ютс одними из управл ющих выходов устройства, введены п тый триггер, элементы ИЛИ, второй и третий элементы ИЛИ-НЕ и второй элемент НЕ, причем первый вход и выход второго э..;емента ИЛИ-НЕ подключены соогветственно . к выходу первого триггера и к второму управл ющему рлоду накопител , выход первого элемента ИЛИ соединен с итгформационным входом второго триггера и установочным входом четвертого триггера, второй вход второго элемента ИЛИ-НЕ подключен к входу сброса первого триггера, первому входу второго элемента ИЛИ и пр мому выходу п того триггера, инверсный выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого подключен к выходу второго элемента НЕ, вход которого соединен с выходом накопител , третий и четвертый входы третьего элемента ИЛИ-НЕ соединены соответственно с выходом элемента ИЛИИ и с инверсным выходом формировател импульсов, второй вход второго элемента ИЛИ подключен к выходу первого элемента ИЛИ-НЕ, информационные входы четвертого и п того триггеров соединены с прймым выходом третьего триггера, вход синхронизации п того триггера подключен к пр мому выходу формировател импульсов , а вход сброса- к входу сброса четвертого триггера, установочный вход п того триггера и первый вход первого элемента ИЛИ объединены и вл ютс установочным входом устройства, второй вход первого элемента ИЛИ вл етс другим управл ющим входом устройства, выходы второго элемента ИЛИ и третьего элемента ИЛИ-НЕ и пр мой выход п того триггера вл ютс другими управл ющими выходами устройства. На фиг. 1 приведена функциональна схема предлагаемого устройства; на фиг. 2временна диаграмма, по сн юща его работу. Устройство содержит (фиг. U) первый регистр I .адреса, контролируемый блок 2 пам ти (ОЗУ), коммутатор 3, второй регпстр 4 а.цюса, накопитс.пь 5, первый 6 и второй 7 элементы И.ЧИ-НЕ, блок 8 сравнени , первый триггер 9, первый элемент ИЛИ 10 с первым входом, II,.второй элемент ИЛИ 12, элемент ЙЛИ-И 13, .второй 14 и третий 15 триггеры, формирователь 16 импульсов, первый элемент НЕ 17. четвертый 18 и п тый 19 триггеры, третий элемент ИЛИ-НЕ 20 и второй элемент HF: 21. На фиг. 1 обозначены адресный 22 и информационный 23 входы устройства , выход 24 накопител 5, управл ющий вход 25 устройства, предназначенный дл ввода сигналов режима записи , управл ющие входы 26 и 27 устройства , предназначенные дл ввода синхронмпульсов записи и считывани соответственно , управл ющий вход 28, предназначенный дл установки устройства при включении питани , управл ющие выходы 29-31 устройства , предназначенные дл вывода имnyjibcoB «Выбор кристалла ОЗУ и сигналов управлени коммутатором 3 соответственно , управл ющие выходы 32-34 устройотва , предназначенные дл вывода импульсов «Запись, синхроимпульсов и иМпульсов «Отказ соответственно, управл юЬ5не выходы 35 и 36 устройства, предназначенные дл вывода сигнала установки накопител 5 и сигнала считывани соответственно и адресный выход 37 устройства и вход 38 накопител 5. На фиг. 2 изображены синхроимпульсы на выходе 33 устройства , сигналы установки на входе II, импульсы считывани на выходе 36, сигналы установки накопител 5 на выходе 35, АО-АП адреса на выходе 37 устройства (где п - целое число), адреса на входе 38 накопите-т 5, «мпульсы управлени коммутатором 3 на выходах 30 и 31 устройства, сигналы режима записи на входе 25 устройства , импульсы записи на выходе 32, импульсы «Отказ на выходе 34 устройства, сигналы на выходе триггера 9, сигнал «Выбор кристалла ОЗУ на выходе 29 устройства и сигнал на выходе элемента ИЛИНЕ 7. На фиг. 2 обозначены произвольные адреса А (где к - целое число), синхроимпульсы Cj, С, Сэ и импульсы М,, М записи. Накопитель 5 (фиг. 1) предназначен дл запоминани результата сравнени кода , записанного в блок 2 пам ти (ОЗУ) с кодом на входе блока 2 (в случае, если запись в блок 2 произведена с ощибкой, в накопитель 5 записываетс «1). В качестве накопител 5 используетс микросхема К500РУ415. Коммутатор 3 предназначен дл выбора источника адресов, поступивших в регистр 4, и позвол ет записи осуществить формирование адреса дл накопител 5 на один синхроимпульс позже, чем дл контролируемого ОЗУ. Предлагаемое устройство работает следующим образом. В режиме установки накопител 5 на в.хол 11 (фиг. I) подаетс «1. При этом 19 устанав.жваетс в единичное состо ние, выключа через элемент И/1И 12 блок пам ти сигналом на выходе 29 и «О со своего инверсного выхода, разреша формирование импульса «Отказ на выходе 34 элементом И/1И-НЕ 20. Выключение блока 2 необходимо дл предотвращени записи в него случайной информации . Далее, поступа с входа 11 на вход элемента ИЛИ 0, сигнал «Гежим установки .накопител попадает на инфор.мационный вход триггера 14 и вход установки триггера 18, устанавлива триггер 18 в единимное состо ние, причем сигналы с его выходов , поступа на входы элемента ИЛИ-И 13, открывают вход 26 (синхроимпульсы записи) и закрывают вход 27 (синхроимпульсы считывани ). На выходе 35 по вл етс «1 с пр мого выхода триггера 19. котора поступает на вход элемента ИЛИНГ: 7 и на вход сброса триггера 9. В результате накопитель 5 включаетс «О с выхода элемента ИЛИ-НЕ 7, а на информационном входе накопител 5 по вл етс «О с выхода триггера 9. Затем на вход 26 подаютс синхроимпульсы записи, а на вход 22 адреса, по которы.м производитс запись в режиме записи. При этом к выбранную часть чеек накопител 5 заГ|ись ваютс «О. Состо ние коммутатора 3 акое же, как и в режиме записи, описанием ниже, поэтому адреса накопител 5 смещены относительно адресов, подаваемых на вход 22 устройства. В св зи с этим в конце режима установки накопител 5 необходимо подать на вход 26 дополнительный синхроимпульс после того, как импульс ка входе 11 будет сн т. При этом на входе 22 может присутствовать произвольный адрес АК (фиг. 2). По фронту дополнительного синхронмпул ;са триггер и, на информационном входе которого после сн ти импульса на входе 11 по;1внтс «о, переключитс в нулевое состо ние . По спаду .цополнительного синхроимпульса триггер 15 переключаетс в нуле:joe состо ние, запретив сигналом со своего .jHsepcHoro выхода работу формировател б, однако на его выходе импульс лаписи /спеет сф ормироватьс еще один раз ;MI на фиг. 2) из-за задержки запрещаю;uero сигнала с инверсного выхода триггера 15 относительно спада синхроимпульса на входе синхронизации формировател 16, По концу последнего импульса записи в режиме установки накопител 5 триггеры 8 и 19 устанавливаютс в нулевое состо ние и на .этом режим установки накопител 5 оканчиваетс , о чем сообихаетс сн тием : -;гкалз «Установка накопител на выходе 35 и установкой сигнала «Считывание на ны.ходе 36. Блок 2 п .м кч н.клн)ч; е-ц-н «О с выхода 29 элемента ИЛИ 12. :1,:и во врем уст;ию ки нако11иге;1 5 произойдет сбой, то есть вместо «{) и накопитель 5 запишетс «1, и на выходе 34 по витс короткий положительный и.мпульс, о которому можно, например, прои.чвести повторную saiiHCb по данному адресу. В результате установки накопител 5 в те его чейп. которые имеют такие же адреса, какие будут иметь чейки блока 2 в режие записи, записываютс «П. Таким образо.м, ещеДО режима записи нак(Л1:и 1ель 5 содержит информацию, соответствующую отсутствию сбоев в блоке 2 па.м ги. В режиме записи на вход 25 подастс «1. При этом устройство работает так же, как и в режиме «Установка накопител , но триггер 19 не устанавливаетс в единичное состо ние и., следовательно, блок 2 не выключаетс импульсом iia выход 29, а на ыходе 35 не по вл етс «1. поэтому три1тер 9 получает возможность переключени в единичное состо ние, а накопитель 5 не включаетс «О с выхода элемента ИЛИ-НЕ 7, на обоих входах которого присутствуют «О. Ком.мутатор 3, управл емый выходами триггера 14, подключает niubopмациор ный вход регистра 4 к выходу регистра 1, поэтому адреса дл накопител 5 формируютс с задержкой на один синхроимпульс относительно адресов блока 2 (фиг. 2), однако из-за задержки переключени триггера 4 первый адрес (А па фиг. 2) успеет записатьс в оба регистра 1 и 4, что предотвратит запись информации в накопитель 5 по первому синхроимпульсу записи по случайному адресу. Как видно из фиг. 2, адреса накопител 5 и блока пам ти формируютс по фронту синхроимпульсов записи. По спаду формируютс импульсы записи. Так как эти импульсы оканчиваютс до прихода следующего синхроимпульса не позже, чем за су.ммарное врем задержки фронта на входе синхронизации триггера 9 бтНосительно .момента по влени информации на его информационном входе, вре.мени восстановлени блока 2 после записи и времени задержки в блоке 8, блок 2 успевает перейти в состо ние «Считывание, а блок 8 сравнить по вившийс на выходе блока 2 за/исан5 ый код с ксдом на его входе 23 (информаци на входе 23 измен етс по фронту синхроимпульса записи), ра .ыме, че.м за врем , равное задер ске фр01па импу- ьса на входе ci: ;лпонм:-ацип триггера 9 относительно импульса :,j С: с :иф ::;: Г.ИОППСМ входе до приходр U-f; си г рпимпульса записи. Результат ир.в - :;пч с выхода блока 8 попадас; инфср.1&.аионный вход триггера 9 и зпэпи- аетс там по фронту синх,роимпульса запнск. Если запйсач;Ьй и считанный колы одинаковы, тс на выходе: блока 8 по вл етс «О н триггер 9 не тмен ет своего состо ни . Если же при записи произойдет сбой, т. е. коды на входе 23 и на В1 1ходе блока 2 при контрольном считывании оказываютс разными (фиг. 2, Aj в режиме записи, синхроимпульсы Ci и Cj), то па выходе блока 8 по витс «1 и по фронту следующего синхроимпульса триггер 9 установитс в единичное состо ние . Логическа «1 с выхода триггера 9, пройд через элемент ИЛИ-НЕ 7, включает накопитель 5. По фронту этого же синхроUMnVHKra i nu U Y ППимП /nu/ Рл UQ /f IjrO импульса (синхроимпульс С на фиг. 2) на адресном входе накопител 5 формирует с адрес, при записи по которому в блоке 2 есть сбой (А), а по спаду - очередной импульс записи, по которому в накопитель 5 с выхода триггера 9 записываетс :1. По следующему синхроимпульсу Сз,, если при записи в блок 2 по синхроимпульсу С не было сбо , триггер 9 возвра щаетс в нулевое состо ние, выключив накопитель 5. После сн ти сигнала с БХОДЗ 25 триггер 14 фронтом синхроимпульса перек.лючаетс в нулевое состо ние ив св зи , с тем, что триггер 18 находитс в нулевом состо нии, ка выходе элемента ИЛИ-НЕ 6 по вл етс «1, котора , пройд черезэлемент ИЛИ 12, выключает блок 2. По спаду этого же синхроимпульса в нулевое состо ние переключаетс триггер 15. Еидинца с его инверсного выхода запрещает работу формировател 16, который все же успевает сформировать еще один импульс записи (М,, на фиг. 2) изза задержки запрещающего импульса относительно спада синхроимпульса на входе синхронизации формировател 16. По этому последнему импульсу записи в накопитеЛь 5 может записатьс результат контрол записи в блок 2 по последнему адресу (А,, в режиме записи на фиг. 2). По концу последнегр импульса записи (Mj на фиг. 2) триггер 18 переключаетс в нулевое состо ние ..Единица с его инверсного выхода, поTrtaB на вход элемента ИЛИ-НЕ 6, вызывает включение блока 2 и устанавливает сиг-« нал на выходе 36, свидетельствующий о том, что устройство находитс в режиме считывани . Кроме того, сигналы с обоих выходов триггера 18, управл элементом ИЛИ-И 13, запрещают синхроимпульсы записи на входе 26 и разрешают синхроимпульсы , считывани на входе 27. Сигнал с выхода 36 попадает на вход установки триггера 9, в результате на выходе элемента ИЛИ-НЕ 7 по вл етс «О и накогтитель 5 включаетс . Как видно из описани р боты устройства в режиме записи, накопитель 5 включаетс по второму управл ю-, щему в.ходу «Выбор кристалла тачько в случае сбо в блоке 2 пам ти и тапько в этом случае по соответствующему адресу накопител 5 производитс запись «1. Таким образом, если сбоем устройства в целом считать несоответствие информации в накопителе 5 реальным результатам контрол , то веро тность такого сбо Р можно выразить как Р Р (ОЗУ)- Р(Н), где погл тчт/л - г, Лпг-ч,л О гч Р(ОЗУ) - веро тность сбо в блоке 2 в режиме записи, Р(Н) - веро тность сбо накопител 5. Веро тность же сбо в известном устройстве равна Р(Н), так как запись результатов контрол в накопитель 5 производитс независимо от этих результатов и в случае верной записи информации в ОЗУ («О), и в случае записи со сбоем «1. Учитыва тот факт, что Р(ОЗУ) - величина много меньша единицы , можно говорить о повышении достоЕ ер юсти контрол в 1/Р(ОЗУ) раз. В режиме считывани триггер 14 находитс в нулевом состо нии, поэтому коммутатор 3 подключает информационный вход регистра 4 к входу 22 и по синхроимпульсам считывани адреса дл блока 2 и накопител 5 формируетс одновременно, без сдзкга, обеспечива одновременно считывание информации из блока 2 и. результата ее контрол (нул , если информаци верна и единицы, если неверна ) из накО(пител 5, выход 24 которого служит разр дом (например, старшим) выходной щи-. ны данных блока 2 пам ти. Повышение достоверности контрол достигнуто благодар тому, что при введении элемента ИЛИ-НЕ 7, триггера 19, элеменО ИЛИ 10 и 12 и новых св зей по вл етс возможность сократить количество обращений к накопителю 5 в количество раз, в среднем равное ojyf сбои накопител 5 могут происходить только в to врем , когда в него записываютс результаты контрол , .а они записываютс только тогда, когда происходит сбой в блоке 2 (ОЗУ), что возможно благодар то.му, что в режиме установки накопител 5 по всем адресам устанавливаютс «О, а в режиме записи фактически «дописываютс «I по тем адресам, по которым информаци в ОЗУ записалась со сбоем. Технико-экономическое преимущество предлагаемого устройства заключаетс в его более высокой достоверности контрол ho сравнению с прототипом.The invention relates to computing, in particular, to storage devices, and can be used to control on-line storage devices in information and measurement systems when information is stored in memory in synchronization with measurements. One of the known devices contains the write interval and read end drivers, AND elements and OR elements, whose inputs are connected respectively to the output of the write driver and the first And element, and the output is connected to the Write bus and through sequentially connected read and end readers with the second And, the other input of which is connected to the output of the comparison circuit, and the output with the first inputs of the first and third elements AND, the second inputs of which are connected respectively to the direct and inverse outputs I give shaper recording interval, an input coupled to the output of the recording, the third element and is connected to the bus "Failure 1. The cores of this device are the low speed and reliability of the control. Closest to the present invention is a device for monitoring 3ANHqH INFYRAMATION in memory blocks, containing a comparison circuit whose inputs are information and control inputs of the device, the main address register and the local control unit whose inputs are the control inputs of the device, an additional address register , switch, storage device and the first trigger, whose information input is connected to the output of the comparison circuit, the synchronization input is connected to the synchronization inputs of the address registers and the sync output sov local control unit, the first latch output is connected to the information WMOs do accumulator, the address input of which is connected to the output of additional register address, an information input of which is connected to the output kommutg mount first, second, third and fourth input; which are connected respectively to the output and to the address input of the main address register and to the control outputs of the local control unit, the record control output of which is connected to the control input of the accumulator, the output of which is the information output of device 2. A disadvantage of the known device is the low reliability of the control determined by the probability of a crash when recording the results of the checks in the accumulator, since in the case of a crash when recording information in the RAM, B the drive is recorded as "1, and in the absence of failure it is" O. The purpose of the invention is to increase the reliability of the control. The goal is achieved by the fact that in a device for monitoring information recording in memory blocks, containing address registers, a drive, a comparison unit, the first and second inputs of which are respectively information and control inputs of the device, triggers and a switch, the first input of which is the input of the first the address register is combined with Hbi and is the address input of the device whose address output is the output of the first address register, the pulse shaper, the first OR-NOT element, the first NOT element and the OR-AND element, The output of the first address register is connected to the second input of the switch, the output of which is connected to the input of the second address register, the output of which is connected to the address input of the accumulator, whose information input is connected to the output of the first trigger, the information input of which is connected to the output of the comparison unit, the first and second control the switch inputs are connected respectively to the inverted output of the second trigger and to the direct output of the second trigger, the first input of the first OR-NOT element, the setup and information input The third trigger, the synchronization input of which is connected to the output of the first element, is NOT, and the inverse output is connected to the control input of the pulse former, the direct output of which is connected to the first control input of the storage device and the synchronization input of the fourth trigger, and my output is connected to the first input the element OR NOT, and the inverse output with the installation input of the first trigger, the second input of the first element OR NOT and the second input of the OR-AND element, the output of which is connected to the input of the first element NOT and the synchronization inputs the address registers, the first and second triggers, and the pulse driver, the third and fourth inputs of the OR-AND element, and the reset inputs of the second and fourth triggers are one of the control inputs of the device, the forward output of the pulse driver, the inverse output of the fourth trigger, and the outputs of the second trigger are one of the control outputs of the device, the fifth trigger, the OR elements, the second and third OR-NOT elements, and the second element are NOT entered, the first input and the output of the second Oe. . ; ORENTs are NOT connected accordingly. to the output of the first trigger and to the second control device of the accumulator, the output of the first OR element is connected to the information input of the second trigger and the installation input of the fourth trigger, the second input of the second OR element is NOT connected to the reset input of the first trigger, the first input of the second OR element and the forward the output of the fifth trigger, the inverse output of which is connected to the first input of the third element OR NOT, the second input of which is connected to the output of the second element NOT, the input of which is connected to the output of the storage device, the third and fourth the inputs of the third element OR NOT are connected respectively with the output of the element OR and with the inverse output of the pulse former, the second input of the second element OR is connected to the output of the first element OR NOT, the information inputs of the fourth and fifth triggers are connected to the third output of the third trigger, the synchronization input n the trigger is connected to the forward output of the pulse generator, and the reset input is connected to the reset input of the fourth trigger, the setup input of the fifth trigger and the first input of the first OR element are combined and are The new input of the device, the second input of the first element OR is the other control input of the device, the outputs of the second element OR and the third element OR NOT and the direct output of the fifth trigger are the other control outputs of the device. FIG. 1 shows a functional diagram of the proposed device; in fig. 2 is a timeline explaining his work. The device contains (FIG. U) first register I. addresses, controlled memory block 2 (RAM), switch 3, second reggr 4 a. zyusa, accumulate. Clause 5, first 6 and second 7 elements I. CHI-NOT, block 8 comparisons, first trigger 9, first element OR 10 with first input, II ,. the second element OR 12, the element YLI-II 13,. second 14 and third 15 triggers, shaper 16 pulses, the first element is NOT 17. the fourth 18 and fifth 19 triggers, the third element OR NOT 20 and the second element HF: 21. FIG. 1 designates the address 22 and informational 23 inputs of the device, the output 24 of the accumulator 5, the control input 25 of the device for inputting recording mode signals, the control inputs 26 and 27 of the device for inputting synchronous pulses for recording and reading, respectively, the control input 28, intended for installation of the device at power on, the control outputs 29-31 of the device, intended for outputting the junction switch RAM 3 and the control signals of the switch 3, respectively, the control outputs 32-34 of the device The signals are designed to output "Record pulses, sync pulses and pulses" Failure, respectively, control 5 device outputs 35 and 36 for outputting the drive setup signal 5 and the read signal, respectively, and the device address output 37 and drive input 38. FIG. 2 shows the sync pulses at the output 33 of the device, the signals set at input II, the read pulses at output 36, the signals set at accumulator 5 at output 35, the AO-AP addresses of the output 37 of the device (where n is an integer), the addresses at input 38 of the accumulator 5, "control switch 3 pulses 3 at the device outputs 30 and 31, recording mode signals at the device input 25, output recording pulses 32, Failure at the device output 34 pulses, trigger output signals 9, the" RAM chip selection at the output 29 devices and the output signal of the element ILINE 7. FIG. 2 denotes arbitrary addresses A (where k is an integer), clock pulses Cj, C, Ce and pulses M, M records. Drive 5 (FIG. 1) it is intended for storing the result of the comparison of the code recorded in memory block 2 (RAM) with the code at the input of block 2 (if writing to block 2 was made with an error, "1" is written to drive 5). As drive 5, a K500RU415 chip is used. The switch 3 is designed to select the source of the addresses received in register 4, and allows the recording to generate the address for drive 5 one clock pulse later than for the controlled RAM. The proposed device works as follows. In installation mode, the drive is 5 in. cold 11 (fig. I) served "1. In this case, 19 install. goes to unit state by turning off the memory block via output I and 1 and 12 by the signal at output 29 and "O from its inverse output, permitting the formation of a pulse at output 34 by means of output I / 1 and HE 20. Turning off unit 2 is necessary to prevent random information from being written to it. Further, arriving from input 11 to the input of the element OR 0, the signal is “Installation attenuation. The drive falls on the infor. the trigger trigger input 14 and the trigger setup input 18, set trigger 18 to a single state, where the signals from its outputs, arriving at the inputs of the element OR-13, open input 26 (write clock signals) and close input 27 (read clock signals). At output 35, "1 from the forward output of trigger 19 appears. which arrives at the input of the element ILING: 7 and at the input of the reset trigger 9. As a result, the accumulator 5 is turned on "O from the output of the element OR-NOT 7, and on the information input of the accumulator 5 appears" O from the output of the trigger 9. Then, the sync pulses are input to the input 26, and the addresses that are to be input to the input 22. m recording in recording mode. In this case, to the selected part of the cells of the accumulator 5, “O. The state of the switch 3 is the same as in the write mode, as described below, therefore the addresses of the accumulator 5 are shifted relative to the addresses supplied to the input 22 of the device. Therefore, at the end of the installation mode of accumulator 5, an additional sync pulse must be applied to input 26 after the pulse at input 11 has been removed. In this case, an arbitrary address AK may be present at the input 22 (FIG. 2). On the front, an additional synchronous signal; a trigger and, at the information input of which, after removing the pulse at input 11 through; 1 innt " o, will be switched to the zero state. By the decline. The additional clock pulse trigger 15 switches to the zero: joe state, disabling the signal from its own. jHsepcHoro the output of the work of the former, but at its output the impulse of the logger / spice is measured one more time; MI in FIG. 2) because of the delay, I prohibit the uero signal from the inverse output of the trigger 15 relative to the decay of the sync pulse at the synchronization input of the driver 16. At the end of the last recording pulse in the installation mode of the accumulator 5, the triggers 8 and 19 are set to the zero state and to. In this mode, the installation of the accumulator 5 is terminated, as indicated by the removal of: -; “Installing the accumulator at output 35 and setting the signal“ Read to us. course 36. Block 2 p. m kch n. kln) h; ets-cn “About from an exit of the 29th element OR 12. : 1,: and during the setup; on the keyboard; 1 5 will fail, that is, instead of “{) and drive 5 will be written“ 1, and output 34 will return a short positive and. An impulse that can be, for example, proi. to retry saiiHCb at this address. As a result of the installation of the drive 5 in those of his chape. which have the same addresses as the cells of block 2 will have during recording, are written "P. So way. m, still a recording mode nak (L1: and 1el 5 contains information corresponding to the absence of failures in block 2 pa. m gi In the recording mode, the input 25 subasts “1. In this case, the device works in the same way as in the "Installing the storage device" mode, but the trigger 19 is not set to one state and. therefore, block 2 is not turned off by pulse iia output 29, and on exit 35 it does not appear "1. therefore, the router 9 gets the ability to switch to one state, and the drive 5 does not turn on "O from the output of the element OR NOT 7, on which both inputs have" O. Com The mutator 3 controlled by the outputs of the trigger 14 connects the niubopmatic input of the register 4 to the output of the register 1, therefore the addresses for the accumulator 5 are formed with a delay of one sync pulse relative to the addresses of the block 2 (Fig. 2), however, due to the delay in switching of the trigger 4, the first address (A pa of FIG. 2) will have time to write in both registers 1 and 4, which will prevent the recording of information into the drive 5 at the first synchronization pulse at a random address. As can be seen from FIG. 2, the addresses of the accumulator 5 and the memory block are formed on the front of the write clock. By decay, write pulses are generated. Since these pulses are terminated before the arrival of the next clock pulse, no later than su. The millimetric delay of the front at the trigger synchronization input of the trigger 9 is positive. the moment of occurrence of information at its information entry, time. In the case of recovery of block 2 after recording and the delay time in block 8, block 2 has time to go to the read state, and block 8 compare the code output from block 2 for / is the new code with the xd at its input 23 (the information at input 23 changes on the front of the sync pulse recording), pa. What is it? m for the time equal to the delay of the impulse at the input ci:; bp: -accord of the trigger 9 relative to the impulse:, j С: s: if ::; G. Ioppsm entrance to the parish U-f; si g impulse recording. Result ir. c -:; pch from the output of block 8; information 1 & Ion trigger input 9 and zepapi there on the front of the sync, ropulse zapnsk. If the combo; b and the count of cokes are the same, the output is at the output: block 8, "On n trigger 9 does not change its state. If the recording fails, t. e. the codes at the input 23 and at B1 of the input of block 2, with the control readout, are different (Fig. 2, Aj in the write mode, clock pulses Ci and Cj), then on the output of the block 8 according to Wits 1 and along the front of the next clock pulse trigger 9 is set to one. Logic "1 from the output of the trigger 9, passed through the element OR NOT 7, includes a drive 5. On the front of the same sync VNKKi i nu U Y PpimP / nu / RL UQ / f IjrO pulse (the sync pulse C in FIG. 2) at the address input of the accumulator 5 it forms with the address, when recording on which in block 2 there is a failure (A), and on decay - the next recording pulse, on which: 1 is recorded in the accumulator 5 from the output of the trigger 9: 1. By the next clock pulse Cs, if there was no failure when writing to block 2 by clock pulse C, trigger 9 returns to the zero state by turning off drive 5. After removing the signal from BHODZ 25, the trigger 14 is fronted by the sync pulse front. Switch to the zero state and in connection with the fact that the trigger 18 is in the zero state, as the output of the element OR NOT 6 appears "1, which, having passed through the element OR 12, turns off the block 2. By decreasing the same sync pulse, trigger 15 is switched to the zero state. Eidintsa from its inverse output prohibits the operation of the imaging device 16, which still has time to generate another recording pulse (M ,, in FIG. 2) due to the delay prohibiting pulse relative to the decay of the sync pulse at the synchronization input of the driver 16. For this last write pulse, the result of the write control in block 2 can be written to accumulator 5 at the last address (A ,, in the recording mode of FIG. 2). At the end of the last write pulse (Mj in FIG. 2) trigger 18 switches to the zero state. . The unit from its inverse output, by TrtaB to the input of the element OR NOT 6, causes the inclusion of block 2 and sets a signal at output 36, indicating that the device is in read mode. In addition, the signals from both outputs of the trigger 18, controlling the element OR-13, prohibit the write clock at input 26 and allow the clock to be read at input 27. The signal from output 36 goes to the input of the trigger setup 9, as a result, the output O of the element OR NOT 7 appears " O and the driver 5 is turned on. As can be seen from the description of the operation of the device in the recording mode, the drive 5 is switched on by the second control unit. In the course of the "Tachko Crystal Selection in the event of a memory block 2 failure, and in this case, the recording" 1. Thus, if the failure of the device as a whole to consider the discrepancy of the information in the storage device 5 to the actual control results, then the probability of such a failure P can be expressed as Р Р (RAM) - Р (Н), where absorb / t - l, g l O hf P (RAM) - probability of failure in block 2 in the recording mode, P (N) - probability of failure of the accumulator 5. The accuracy of a failure in a known device is equal to P (H), since the control results are written to the drive 5 independently of these results in the case of correct information recording in the RAM ("O), and in the case of recording with failure" 1. Taking into account the fact that P (RAM) is a value much smaller than one, one can speak about increasing the worthiness of control by 1 / P (RAM) times. In the read mode, the trigger 14 is in the zero state, therefore, the switch 3 connects the information input of the register 4 to the input 22 and synchronizes the address for the block 2 and the accumulator 5 at the same time, providing the information from block 2 and. the result of its control (zero if the information is correct and one if it is incorrect) from NACO (pit 5, the output 24 of which serves as a discharge (for example, senior) output shchi-. data from memory block 2. The increase in the reliability of control is achieved because with the introduction of the element OR NONE 7, trigger 19, elements OR 10 and 12, and new connections, it is possible to reduce the number of calls to drive 5 by an amount equal to ojyf, failures of accumulator 5 can on average only occur at the time when the control results are recorded in it,. and they are recorded only when a failure occurs in block 2 (RAM), which is possible thanks to that. In the installation mode of accumulator 5, all the addresses are set to "O", and in the recording mode they are actually "added" to the addresses at which the information in the RAM was recorded with a failure. The technical advantage of the proposed device lies in its higher reliability of control than the prototype.