SU439816A1 - Вычислительное устройство с микропрограммным управлением - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислительной техники.

Известны вычислительные устройства с микропрограммным управлением, содержащие арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначени  и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, втора  группа входов которого подключена к выходам регистра операнда, а треть  группа входов - к первому выходу блока управл ющих сигналов, блок сопр жени  с оперативным запоминающим устройством (ОЗУ), соединенный с выходным коммутатором и ОЗУ и подключенный к первому выходу блока управл ющих сигналов, блок пам ти микрокоманд, входы которого подключены к первому выходу блока управл ющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управл ющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора , поле ветвлени , выходы которого соединены со вторым входом блока управл ющих сигналов, и поле адреса.

Известные вычислительные устройства с микропрограммным управлением требуют большого количества оборудовани  дл  организации ветвлени  программ.

В предложенном устройстве указанный недостаток в значительной мере исключен.

Устройство отличаетс  от известных тем, что в нем регистр микрокоманд содержит триггер удлинени  адреса, нулевой выход которого соединен с третьим входом блока управл ющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И, вторые входы первой из которых подключены к единичному выходу триггера удлинени  адреса , а третьи входы - к выходу пол  ветвлени  регистра микрокоманд. Вторые входы элементов «И второй группы подключены к нулевому выходу триггера удлинени  адреса, а третьи входы элементов «И второй группы подключены к третьему выходу блока управл ющих сигналов. Выходы элементов «И первой группы через первую группу элементов «ИЛИ, вторые входы которых через элементы «И третьей группы подключены ко второму выходу регистра кода операции и четвертому выходу блока управл ющих сигналов, соединены со входами старших разр дов адресного регистра. Выходы элементов «И второй группы через вторую группу элементов «ИЛИ, вторые входы которых через элементы «И четвертой группы подключены ко второму выходу блока управл ющих сигналов и полю адреса регистра микрокоманд, соединены со входами младших разр дов адресного регистра.

Схема вычислительного устройства с микропрограммным управлением приведена на чертеже .

Вычислительное устройство содержит арифметическо-логический блок /, ОЗУ 2, входной коммутатор 3, выходной коммутатор 4, блок управл ющих сигналов 5, блок сопр л еии  ОЗУ 6, блок пам ти микрокоманд 7, регистр микрокоманд 8 и адресный регистр 9. Регистр микрокоманд 8 содержит поле кода микрокоманды W, после приема //, поле выдачи 12, поле ветвлени  J3, поле адреса (М и триггер удлинени  адреса /5. Кроме того, вычислительное устройство содержит регистр J6 oneранда , регистры 17 и 18 общего назначени , регистр кода операции, группы элементов «И 20-23 и группы элементов «ИЛИ 24 и 25.

Вычислительное устройство оперирует над числами и командами, которые выбираютс  из ОЗУ5 и через блок сопр жени  с ОЗУ б, выходной коммутатор 4, арифметическо-логический блок / и входной коммутатор 3 помещаютс  в регистр операнда М, регистры общего назначени  /7 и /S или регистр кода операции ./5.

Очередна  микрокоманда, адрес которой находитс  в адресном регистре 9, выбираетс  из блока пам ти микрокоманд 7 в регистр микрокоманд в, выполн етс  в вычислительном устройстве и образует адрес следующей микрокоманды в адресном регистре .9.

Выполнение микрокоманды определ етс  содержимым регистра микрокоманд S. При этом поле кода микрокоманды 10 управл ет блоком управл ющих сигналов i5 и определ ет тип выполн емой микрокоманды. Блок управл ющих сигналов вырабатывает управл ющие сигналы дл  выполнени  арифметических и логических операций, операций сдвига и передач информации между регистрами 17, -IS, 19 и -IB, управл ет работой блока сопр жени  с ОЗУ 6, а также формирует управл ющие и синхро 1изирующие сигналы дл  работы блока пам ти микрокоманд 7 и адресного регистра 9. Поле приема // регистра микрокоманд 3 содержит номер регистра, в который принимаетс  информаци , и управл ет входным коммутатором 3. Поле выдачи 12 регистра микрокоманд 5 содержит номер регистра, содержимое которого участвует в операции, и управл ет выходным коммутатором 4. При выполнении микроопераций, в которых участвуют два числа, одно из чисел всегда беретс  из регистра 16.

Таким образом, в одной микрокоманде информаци  из регистра может быть преобразована в соответствии с кодом микрооперации, и результат передан в другой или тот же регистр .

После выполнени  текущей микрокоманды необходимо либо выполнить безусловный переход к следующей микрокоманде, либо по результату выполнени  микрокоманды или другим признакам выполнить ветвление микропрограммы на два или более пути.

Поле ветвлени  13 регистра микрокоманд 8 определ ет признак ветвлени  при необходимости ветвлени  микропрограммы. Поле адреса 14 регистра микрокоманд в определ ет младшие разр ды следующей микрокоманды. Триггер удлинени  адреса JS управл ет образованием адреса следующей микрокоманды (работа его описана ниже).

После выборки команды из ОЗУ 2 ее код операции передаетс  в регистр 19. Затем выполн етс  микрокоманда передачи кода операции в адресиый регистр 5, в который блок управл ющих сигналов 5 вырабатывает сигнал на шине начальной установки адреса 26 и код операции через группу элементов «И 20 и группу элементов «ИЛИ 24 передаетс  в старшие разр ды адресного регистра 9. При этом младщие разр ды адресного регистра гас тс . Таким образом, после передачи кода операции в адресный регистр 9 начинает выполн тьс  перва  микрокоманда из зоны блока пам ти микрокоманд 7, отведенной дл  выполнени  данной команды. Младшие разр ды адреса следующей микрокоманды образ ютс  путем передачи пол  адреса 14 регистра микрокоманд 8 в младшие разр ды адресного регистра & при возбуждении шины текущей установки адреса 27 блока управл ющих сигналов 5. Эти передачи осуществл ютс  через группы элементов «И 22 и элементов «ИЛИ 25.

Если после выполнени  текущей микрокоманды необходимо ветвление по какому-либо признаку, то в поле ветвлени  JS регистра микрокоманд 8 записываетс  соответствующий код, а в триггере удлинени  адреса i/i5 устанавливаетс  «О.

При этом блок управл ющих сигналов 5 выт )абатывает на шине ветвлени  адреса (25 соответствующий код, который через группы элементов «И 23 и элементов «ИЛИ -25 передаетс  в младщие разр ды адресного регнстра 9.

Если после выполнени  микрокоманды ветвление не требуетс , то в поле ветвлени  13 записываютс  старшие разр ды адреса следующей микрокоманды, в поле адреса 14 - младщие разр ды, а триггер удлинени  адреса 15 устанавливаетс  в «1. При этом информаци  из пол  ветвлени  13 регистра микрокоманд 5 через группы элементов «И и элементов «ИЛИ 24 переписываетс  в старшие разр ды адресного регистра 9. Таким образом, при отсутствии ветвлени  текуща  микропрограмма может перейти в зону, отведенную дл  выполнени  другой команды, котора  использована неполностью, и дополнена микропрограммой выполнени  текущей микрокоманды .

П р е д M; е т изобретени 

Вычислительное устройство с микропрограммным управлением, содерл ащее арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначени  и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, втора  группа входов которого подключена к выходам регистра операнда, а треть  группа входов - к первому выходу блока управл ющих сигиалов, блок сопр жени  с оперативным запоминающим устройством, соединенный с выходным коммутатором и оперативным запоминающим устройством иподключенный к первому выходу блока управл ющих сигналов, блок пам ти микрокоманд, входы которого подключены к первому выходу блока управл ющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управл ющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвлени , выходы которого соединены со вторым

входом блока управл ющих сигналов, и поле адреса, отличающеес  тем, что, с целью экономии оборудовани , в нем регистр микрокоманд содержит триггер удлинени  адреса, нулевой выход которого соединен с третьим входом блока управл ющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И, вторые входы первой из которых подключены к единичному выходу триггера удлинени  адреса, а третьи входы - к выходу пол  ветвлени  регистра микрокоманд , вторые входы элементов «И второй группы подключени  к нулевому выходу триггера удлинени  адреса, а третьи входы элементов «И второй грунпы подключены к третьему выходу блока управл ющих сигналов, выходы элементов «И первой грунпы через первую группу элементов «ИЛИ, вторые входы которых через элементы «И третьей группы подключены ко второму выходу регистра кода опраций и четвертому выходу блока управл ющих сигналов , соединеиы со входами старших разр дов адресного регистра, выходы элементов «И второй грунны через вторую грунпу элементов «ИЛИ, вторые входы которых через элементы «И четвертой группы подключены ко второму выходу блока управл ющт1Х сигиалов и полю адреса регистра микрокоманд, соедннены со входами младших разр дов адресного регистра.