SU813428A1 - Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи - Google Patents

Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи Download PDF

Info

Publication number
SU813428A1
SU813428A1 SU792717969A SU2717969A SU813428A1 SU 813428 A1 SU813428 A1 SU 813428A1 SU 792717969 A SU792717969 A SU 792717969A SU 2717969 A SU2717969 A SU 2717969A SU 813428 A1 SU813428 A1 SU 813428A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
address
elements
input
output
Prior art date
Application number
SU792717969A
Other languages
English (en)
Inventor
Анатолий Иосифович Зайончковский
Александр Васильевич Палагин
Original Assignee
Ордена Ленина Институт Кибернетикиан Украинской Ccp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ордена Ленина Институт Кибернетикиан Украинской Ccp filed Critical Ордена Ленина Институт Кибернетикиан Украинской Ccp
Priority to SU792717969A priority Critical patent/SU813428A1/ru
Application granted granted Critical
Publication of SU813428A1 publication Critical patent/SU813428A1/ru

Links

Landscapes

  • Executing Machine-Instructions (AREA)

Description

(54) УСТРОЙСТВО УПРАВЛЕНИЯ МИКРОПРОГРАММНЫМИ

Claims (2)

  1. ПЕРЕХОДАМИ тов и адреса соединены через шину адресов микрокоманд с информациин;;ым входом регистра адреса микрокоманд, первый выход дешифратора микроопераций соединен с первым управл ющим входом первого блока элементов И адреса и через элемент НЕ с управл ющим входом второго блока элементов И адреса, содержит регистр возврата , счетчик, триггер ветвлени , блоки элементов И условий и св зи, при .ем информационный вход блока элементов И условий  вл етс  входом условий устройства, первый и второй управл ющие входы блока элементов И условий соединены соответственно со вторым выходом дещифратора микроопераций и с нулевым выходом триггера ветвлени , нулевой вход которого соединен с первым выходом дешифратора микроопераций и с управл ющим входом третьего блока элементов И адреса, единичный вход триггера ветвлени  соединен с третьим выходом дешифратора микроопераций, со вторым управл ющим входом первого блока элементов И адреса и с управл ющим входом блока элементов И св зи, информационный вход которого соединен с выходом регистра адреса микрокоманд и со входом счетчика, выход которого соединен с информационным входом второго блока элементов И адреса, выход блока элементов И св зи соединен с первым информационным входом регистра возврата, второй информационный вход которого соединен с выходом блока элементов И условий, выход регистра возврата соединен с входом третьего блока элементов И адреса. На чертеже изображена блок-схема устройства . Устройство содержит регистр 1 команд, блок 2 пам ти адресов мик1 опрограмм, регистр 3 возврата, блок 4 элементов И св зи, блок 5 элементов И условий, регистр 6 адреса микрокоманд, третий блок 7 элементов И адреса, второй блок 8 элементов И адреса, элемент НЕ 9, первый блок 10 элементов И адреса, счетчик 11, триггер 12 ветвлени , дешифратор 13 микроопераций, шину 14 адреса микрокоманд и вход 15 условий. Содержимое блока 2 пам ти адресов микропрограмм представл ет собой совокупность адресных характеристик начальных микрокоманд. Устройство управлени  микропрограммными переходами работает следующим образом . Операционным кодом вновь прин той ко манды с выходов регистра 1 команд выподн етс  адресаци  блока 2 пам ти адресов микропрограмм. Адрес микрокоманды с выходов регистра 6 микрокоманд одновременно с инициированием в каждом машинном цикле входов счетчика 11 поступает на информационные входы блока 4 элементов И св зи, а содержимое входа 15 условий - соответственно на информационные входы блока 5 элеменов И условий с целью формировани  характеристики перехода в регистре 3 возвраа . Передача кодов условий, задаваемых или вычисл емых в процессе реализации микропрограммы , через блок 5 элементов И условий к вторым входам регистра 3 возврата определ ет установление содержимого последнего как многоразр дную маску адреса начальной микрокоманды. Кодирование хранимой маски может быть различным и использует нулевое и отличные от нул  состо ни . При формировании характеристики перехода как адреса микропрограммного возврата , с другой стороны, содержимое регистра 3 возврата посредством блока 4 элементов И св зи и первых входов регистра повтор ет значение выходов регистра 6адреса микрокоманд а состо ние второго выхода дешифратора микроопераций устанавливает триггер 12 ветвлени  в единичное положение. В завершении машинного цикла, когда информаци  с адресуемой позиции считываетс  на выходы блока 2 пам ти адресов микропрограмм и формируетс  значение выходов счетчика 11, дл  характеристики перехода, приращенного адреса микрокоманды и адресной характеристики начальной микрокоманды, одновременно имеющихс  в наличии на информационных входах первого, второго и третьего блоков 7, 8 и 10 элементов И адреса соответственно, состо ние выхода триггера 12 ветвлени  определено: Завершающа  микрокоманда включает операционное поле, анализируемое состо нием первого выхода дещифратора 13 микроопераций и указывает, что регистрированный адрес микрокоманды представл ет собой конец микропрограммы. Микрокоманда с регистрированным адресом конца микропрггограммы инициирует управл ющий вход блока 7 элементов И адреса, первый управл ющий вход бл-ока 10элементов И адреса и управл ет через элемент НЕ 9 вторым блоком 8 элементов И адреса к формированию адреса новой микрокомандной последовательности, а также устанавливает по окончанию цикла триггер 12 ветвлени  в нулевое положение либо подтверждает его. Указанное выходом элемента НЕ 9 состо ние управл ющего входа второго блока 8 элементов И адреса запрещает передачу значени  выходов счетчика 11на шину 14 адреса микрокоманд. На безусловно последнем цикле микропрограммы нулевое положение триггера 12 ветвлени  определ ет состо ние второго управл ющего входа блока 10 элементов И адреса дл  одновременной передачи содержимого регистра 3 возврата через блок 7 элементов И адреса и информации выходов блока 2 пам ти адресов микропрограмм через инициируемый блок 10 элементов И адреса на шину. 14 адреса микрокоманд. Адрес начальной микрокоманды, как состо ние шины 14 адреса микрокоманд, формируетс  путем югического сложени  кодов адресной характеристики начальной микрокоманды и маски адреса начальной микрокоманды и передаетс  далее к входам регистра 6 адреса микрокоманд, устанавлива  содержимое последнего дл  следующего цикла. Определ ющее кодирование адресной характеристики начальной микрокоманды дл  нулевого и некоторых состо ний маски, отличных от нул , в том числе маски условий прерываний к отдельным операционным кодам команд, непосредственно указывает адрес начальной микрокоманды. В другом случае маски адреса, начальной микрокоманды, как услови  прерывани , способны определить в полном объеме хранимых последовательностей микрокоманд адреса каждой из процедур обработки прерываний либо,дл  команд группы расщирени  - положени  начальных микрокоманд в выделеной области адресов. Кажда  совокупность микрокомандных адресов микропрограммы основного набора команд либо расширени  может использовать составной частью участок последовательности или целиком совокупность адресов микропрограммы другого операционного кода команды. При этом, например, дл  микропрограмм операций с плавающей зап той , микрокоманда, определ юща  адрес вхождени  в последовательность микрокоманд арифметических действий, также через состо ние второго выхода дешифратора 13 микроопераций устанавливает разрешение на втором выходе дешифратора 13 микроопераций . Дл  одного из регистрированных адресов линейной последовательности микрокоманд арифметических действий устанавливаетс  содержимое входа 15 условий и значение операционного пол  микрокоманды указывает состо ние третьего выхода дешифратора 13 микроопераций формировани  маски адреса начальной микрокоманды. Действи  микроопераций, сигнализирующих конец микропрограммы, установление адреса возврата и маски адреса начальной микрокоманды  вл ютс  несовместными и могут кодироватьс  состо ни ми одного операционного пол , анализируемого дешифратором 13 микроопераций. Передача содержимого входа 15 условий через блок 5 элементов И условий в соответствии с разрешением на первом управл ющем входе последнего к вторым входам регистра 3 возврата дл  единичного положени  триггера 12 ветвлени  блокируетс  состо нием второго управл ющего входа блока 5 элементов И условий. В ситуации, когда содержимое регистра 6 адреса микрокоманд представл ет собой адрес микрокоманды последнего цикла арифметических действий и отнесено к заверщающей микрокоманде, котора  в зависимости от предистории вхождени  может быть «либо , «нет заключительной в микропрограмме , разрешение на первом выходе дешифратора 13 микроопераций и единичное положение триггера 12 ветвлени  обеспечивают передачей содержимого регистра 3 возврата через блок 7 элементов И адреса на щину 14 адреса микрокоманд формирование состо ни  указанной шины собственно значением адреса микропрограммного возврата. Блок 10 элементов И адреса по состо нию второго управл ющего кода при этом выбран быть не может. Использование данного устройства управлени  микропрограммными переходами позвол ет уменьшить оборудование блока пам ти микрокоманд. Расщирение функциональных возможностей устройства можно выразить через коэффициент использовани  повтор ющихс  участков микропрограмм, который тем больще, чем больще число повторений отдельных последовательностей микроко.манд по сравнению со средним. Формула изобретени  Устройство управлени  микропрограммными переходами, содержащее регистр команд , выход которого соединен со входом блока пам ти адресов микропрограмм, выход которого соединен с информационным входом первого блока элементов И адреса , выходы первого, второго и третьего блока элементов И адреса соединены через шину адресов микрокоманд с информационным входом регистра адреса микрокоманд, первый выход дещифратора микроопераций соединен с первым управл ющим входом первого блока элементов И адреса и через элемент НЕ с управл ющим входом второго блока элементов И адреса, отличающеес  тем, что, с целью сокращени  оборудовани  и расширени  функциональных возможностей за счет расширени  набора условий микропрограммного перехода, оно содержит регистр возврата, счетчик, триггер ветвлени , блоки элементов И условий и св зи, причем информационный вход блока элементов И условий  вл етс  входом условий устройства , первый и второй управл ющие входы блока элементов И условий соединены соответственно со вторым выходом дешифратора микроопераций, и с нулевым выходом триггера ветвлени , нулевой вход которого соединен с первым выходом дешифратора микроопераций и с управл ющим входом третьего блока элементов И адреса, единичный вход триггера ветвлени  соединен с третьим выходом дешифратора микроопераций (со вторым управл ющим входом первого блока элементов И адреса ) и с управл ющим входом блока элементов И св зи, информационный вход которого соединен с выходом регистра адреса микрокоманд -и со входом счетчика, выход которого соединен с информационным входом второго блока элементов И адреса, выход блока элементов И св зи соединен с первым информа ционным входом регистра возврата, второй инфор8 8 мационный вход которого соединен с выходом блока элементов И условий, выход регистра возврата соединен с входом третьего блока элементов И адреса. Источники информации, прин тые во внимание при экспертизе 1.Хассон С. Микропрограммное управление . Вып. 1, «Мир, М., 1973, с. 44-47, р. 2.5.
  2. 2.Патент США № 3800293, кл. В 40-172.5, 1976 (прототип).
SU792717969A 1979-01-26 1979-01-26 Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи SU813428A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792717969A SU813428A1 (ru) 1979-01-26 1979-01-26 Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792717969A SU813428A1 (ru) 1979-01-26 1979-01-26 Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи

Publications (1)

Publication Number Publication Date
SU813428A1 true SU813428A1 (ru) 1981-03-15

Family

ID=20807362

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792717969A SU813428A1 (ru) 1979-01-26 1979-01-26 Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи

Country Status (1)

Country Link
SU (1) SU813428A1 (ru)

Similar Documents

Publication Publication Date Title
US4050058A (en) Microprocessor with parallel operation
US4219874A (en) Data processing device for variable length multibyte data fields
US4168523A (en) Data processor utilizing a two level microaddressing controller
EP0286354B1 (en) A method and apparatus for modifying micro-instructions using a macro-instruction pipeline
US5091853A (en) Chained addressing mode pipelined processor which merges separately decoded parts of a multiple operation instruction
GB1528331A (en) Microprogramme data processing technique and apparatus
EP0297897A2 (en) A microinstruction sequencer capable of instructing arithmetic, logical and data move operations in a conditional manner
US5682531A (en) Central processing unit
US4945511A (en) Improved pipelined processor with two stage decoder for exchanging register values for similar operand instructions
US4821183A (en) A microsequencer circuit with plural microprogrom instruction counters
KR100413651B1 (ko) 복수레지스터의데이터전송을워드길이가짧은명령으로실현하는정보처리장치및그정보처리방법
US3936803A (en) Data processing system having a common channel unit with circulating fields
US4156900A (en) Method and circuit arrangement for sequencing microinstruction sequences in data processing equipment
GB2074766A (en) Microprogram control system
SU813428A1 (ru) Устройство управлени микропрограм-МНыМи пЕРЕХОдАМи
KR100375251B1 (ko) 퍼지논리규칙을평가하는데이타처리시스템및그방법
US3425036A (en) Digital computer having a generalized literal operation
US4799151A (en) Microprogram control circuit
US4441153A (en) Instruction register content modification using plural input gates and a data flow register
US3938187A (en) System for putting an information record onto a magnetic substrate
KR880000817B1 (ko) 데이터 처리장치 및 그 방법
SU439816A1 (ru) Вычислительное устройство с микропрограммным управлением
SU1517034A1 (ru) Микропрограммный процессор
SU666984A1 (ru) Микропрограммное устройство управлени
SU474806A1 (ru) Устройство микропрограммного управлени при к-значном кодировании