SU470806A1 - Микропрограммный процессор с восстановлением при сбо х - Google Patents

Description

Изобретение относитс  к вычислительной технике и, в частности, к проектированию процессоров с контролем.

Известны микропрограммные процессоры с восстановлением при сбо х, содержащие блок регистров, первый выход которого соединен выходной магистралью с первыми входами блока контрол  и арифметико-логического блока, второй вход которого соединен со вторым выходом блока регистров, а выход соединен со вторым входом блока контрол , с первым входом регистра адреса микрокоманд, с первым входом блока сопр жени  с. оперативной пам тью и входной магистралью с первым входом блока регистров, второй вход которого соединен со вторым входом арифметико-логического блока и с первым выходом блока управлени , второй выход которого соединен с третьим входом блока контрол , первый выход блока контрол  соединен со счетным входом счетчика сбоев, единичный выход старшего разр да которого соединен со вторым входом регистра адреса микрокоманд , выход которого соединен со входами регистра адреса повтора и блока пам ти микрокоманд , выход которого соединен со входом регистра микрокоманд, выход регистра микрокоманд соединен со входом блока управлени  и с четвертым входом блока контрол , второй выход которого соединен m входом

гашени  счетчика сбоев, третий выход блока управлени  соединен со вторым входом блока сопр жени  с оперативной пам тью, выход которого соединен входной магистралью с первым входом блока регистров.

Однако в известных устройствах восстановление работы при сбо х возможно при выполнении не всех микрокоманд. При выпол-, нении некоторых микрокоманд, размещающих

результат операции на месте исходных данных , восстановление работы но производитс  и случайный сбой фиксируетс  как отказ аппаратуры . Это снижает надежность работы. Кроме того, размещение признаков восстановлени  в микрокоманде увеличивает ее разр дность и приводит к увеличению затрат оборудовани  в пам ти микрокоманд.

Целью насто щего изобретени   вл етс  сокращение оборудовани  на восстановление

работы.

Предлагаемый микропрограммный процессор с восстановлением при сбо х отличаетс  от известных тем, что он дополнительно содержит регистр промежуточных результатов

и две группы схем «И, причем первый вход регистра промежуточных результатов соединен с выходом арифметико-логического блока , второй вход - с первым выходом блока управлени , а выход - входной магистралью

блока регистров с первым вхопом блока регистров и с п тым входом блока контрол , выход которого соединен с первыми входами первой группы схем «И, вторые входы которых соединены с нулевым выходом старшего разр да счетчика сбоев, третьи входы соединены с выходом регистра адреса повтора, а выходы соединены с третьим входом регистра адреса микрокоманд, второй выход блока контрол  соединен с первыми входами второй группы схем «И, вторые входы которых соединены с выходом регистра микрокоманд, а выходы - с четвертым входом регистра адреса микрокоманд.

Блок-схема процессора показана на чертеже .

В ходе работы процессора промежуточные результаты вычислений размещаютс  в блоке регистров 1. Содержимое любого регистра блока регистров 1 может быть подключено к выходной магистрали 2, котора  используетс  в качестве первого входа арифметикологического блока 3, второй вход которого св зан с одним из регистров блока регистров.

Подключением информации из блока регистрав 1 к выходной магистрали 2 и выбором типа операции, выполн емой арифметико-логическим блоком 3, управл ет блок управлени  4. Арифметико-логический блок выполн ет операции сложени , вычитани , логические операции над операндами, подключенными к его входам, или операции сдвига и передачи информации с выходной магистрали 2в блок регистров 1. Информаци  с выхода арифметико-логического блока 3 подключаетс  к входной магистрали 5 и может быть передана в любой регистр блока регистров 1.

Все передачи и преобразовани  информации провер ютс  блоком контрол  6.

Обмен информацией с оперативной пам тью производитс  через блок сопр жени  с оперативной пам тью 7.

Работа блока управлени  4 определ етс  содержимым регистра микрокоманды 8. В ходе микропрограммы выполнени  ютманд микрокоманды выбираютс  в регистр микрокоманд 8 из пам ти микрокоманд 9. Адрес выбираемой микрокоманды определ етс  содержимым адресного регистра микрокоманды 10.

После выборки текущей команды из оперативной пам ти в блок регистров 1 код операции передаетс  в адресный регистр микрокоманды 10 через его первый вход и процессор переходит к выполнению микропрограммы . Микропрограммы стро тс  так, чтобы выполнение одной микрокоманды не разрушало исходных чисел, используемых в этой микрокоманде. Дл  реализации этой возможности введен регистр 11 промежуточных результатов .

При выполнении микрокоманд, не требующих размещени  результата на месте, исходного операнда, информаци  с выхода арифметико-логического блока 3 через входную магистраль 5 передаетс  на первый вход блока регистров 1. Выполнение микроопераций, требующих размещени  результата на месте исходного операнда, производитс  с помощью двух микрокоманд. Перва  микрокоманда выполн ет необходимые преобразовани  и передает результат в регистр 11 промежуточных результатов, через его первый вход. Втора  микрокоманда передает содержимое регистра промежуточных результатов в блок

регистров 1.

Блок ко1ггрол  6 провер ет правильность выборки микрокоманд из пам ти микрокоманд 9 и выполнение всех преобразований информации , включа  передачу в регистр 11 промежуточных результатов. При отсутствии сбо  блок контрол  6 вырабатывает сигнал на шине 12 отсутстви  сбоев и перва  группа «И 13 осуществл ет передачу адресного пол  регистра микрокоманды 8 в адресный регистр

микрокоманды 10 через его четвертый вход дл  выборки следующей микрокоманды. Перед установкой адресного регистра микрокоманды 10 его старое содержимое передаетс  в регистр 14 адреса повтора.

При фиксации сбо  блок контрол  6 вырабатывает сигнал на шине 15 фиксации сбо , который добавл ет «1 к счетчику сбоев 16 и открывает вторую группу схем «И 17, осуществл ющих передачу информации из регистра 14 адреса повтора в адресный регистр микрокоманды 10 через его третий вход. Таким образом производитс  повторное выполнение микрокоманды, в которой зафиксирован сбой.

Если повторное выполнение микрокоманды происходит без сбо , то блок контрол  6 вырабатывает сигнал на шине 12 отсутстви  сбо , который гасит счетчик сбоев 16 и передает через первую группу схем «И 13 адрес

следующей микрокоманды из регистра микрокоманды 8 в адресный регистр микрокоманды 10. Такнм образом, при случайных сбо х процессор продолжает нормально функционировать .

Если при повторном выполпенни микрокоманды снова зафиксирован сбой, то сигнал на шнне 15 фиксации сбо  добавл ет «1 к счетчнку сбоев 16 и открывает вторую группу схем «И 17.

Содержимое регистра 14 адреса повтора передаетс  в адресный регистр микрокоманды 10, и снова повтор етс  выполнение микрокоманды , в которой обнаружен сбой. Когда старший разр д счетчика сбоев 16

устанавливаетс  в «1, производитс  фиксаци  отказа. При этом втора  группа схем «И 17 закрываетс , возбуждаетс  шина 18 гашени  адресного регистра, и процессор переходит к процедуре обработки отказа, микропрограмма которой начинаетс  с нулевой  чейки пам ти микрокоманд 9.

Предмет изобретени 

Микропрограммный процессор с восстановлением при сбо х, содержащий блок регистров , первый выход которого соединен выходной магистралью с первыми входами блока контрол  и арифметико-логического блока, второй вход которого соединен со вторым выходом блока регистров, а выход соединен со вторым входом блока контрол , с первым входом регистра адреса микрокоманд, с первым входом блока сопр жени  с оперативной пам тью и входной магистралью с первым входом блока регистров, второй вход которого соединен со вторым входом арифметико-логического блока и с первым выходом блока управлени , второй выход которого соединен с третьим входом блока контрол , первый выход блока контрол  соединен со счетным входом счетчика сбоев, единичный выход старшего разр да которого соединен со вторым входом регистра адреса микрокоманд, выход которого соединен со входами регистра адреса повтора и блока пам ти микрокоманд, выход которого соединен со входом регистра микрокоманд, выход регистра микрокоманд соединен со входом блока управлени  и с четвертым входом блока контрол , второй выход которого соединен со входом гашени  счетчика сбоев, третий выход блока управлени 

соединен со вторым входом блока сопр жени  с оперативной пам тью, выход которого соединен входной магистралью с первым входом блока регистров, отличающийс  тем, что, с целью сокращени  оборудовани  на восстановление работы, он дополнительно содержит регистр промежуточных результатов и две группы схем «И, причем первый вход регистра промежуточных результатов соединен с

выходом арифметико-логического блока, второй вход - с первым выходом блока управлени , а выход - входной магистралью блока регистров с первым входом блока регистров и с п тым входом блока контрол , выход

которого соединен с первыми входами первой группы схем «И, вторые входы которых соединены с нулевым выходом старшего разр да счетчика сбоев, третьи входы соединены с выходом регистра адреса повтора, а выходы соединены с третьим входом регистра адреса микрокоманд, второй выход блока контрол  соедине с первыми входами второй группы схем «И, вторые входы которых соединены с выходом регистра микрокоманд, а выходы - с четвертым входом регистра адреса микрокоманд.