SU434408A1 - Арифметическое двоично-десятичное устройство с динамической циркуляционнойпамятью - Google Patents
Арифметическое двоично-десятичное устройство с динамической циркуляционнойпамятьюInfo
- Publication number
- SU434408A1 SU434408A1 SU1666774A SU1666774A SU434408A1 SU 434408 A1 SU434408 A1 SU 434408A1 SU 1666774 A SU1666774 A SU 1666774A SU 1666774 A SU1666774 A SU 1666774A SU 434408 A1 SU434408 A1 SU 434408A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- shift register
- dynamic
- input
- output
- memory
- Prior art date
Links
- 241001442055 Vipera berus Species 0.000 description 11
- 230000003111 delayed Effects 0.000 description 2
- 230000000875 corresponding Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Description
1
Изобретение относитс к области вычислительной техники, преимущественно к настольным электронным клавишным машинам с программным управлением.
По основному авт. св. 256365 известны арифметические устройства, использующие в качестве регистров пам ти дл хранени операндов и результатов вычислений динамическую циркул ционную пам ть, например магнитострикционную линию задержки, и имеющие в своем составе регистр сдвига, последовательный двоичный сумматор и цепь подачи корректирующего кода.
Однако в таких устройствах при обработке числовой информации часто встречающиес элементарные операции, такие, как сдвиг вправо, пересылки из одного регистра в другой , обмены между произвольными регистрами и другие, выполн ютс за несколько циклов динамической циркул ционной пам ти и требуют дл реализации дополнительных регистров пам ти.
Цель изобретени - повысить быстродействи арифметического устройства.
Дл этого блок динамической циркул ционной пам ти, дополнительно содержит второй выход, сигнал с которого имеет задержку относительно сигнала с основного выхода, необходимую дл записи одного разр да, соединенный со вторыми входами регистра сдвига, сумматора и блока динамической пам ти.
На чертеже дана схема арифметического устройства. Оно содержит блок 1 динамической циркул ционной пам ти, регистр 2 сдвига с двоичной разр дностью одной дес тичной цифры, последовательный двоичный сумматор 3 и цепь 4 подачи корректирующего кода.
Основной выход 5 блока динамической пам ти соединен с первым входом 6 регистра 2 сдвига, первым входом 7 сумматора 3 и первым входом 8 блока динамической пам ти. Второй выход 9 блока 1, сигнал с которого
имеет задержку относительно сигнала с основного выхода 5, необходимую дл записи одного разр да, соединен со вторым входом 10 регистра сдвига, вторым входом 11 сумматора 3 и вторым входом 12 блока 1. Выход 13
регистра 2 сдвига соединен с третьим входом 14 сумматора 3 и третьим входом 15 блока динамической пам ти, а выход 16 сумматора 3 соед1П1ен с третьим входом 17 регистра сдвига и четвертым входом 18 блока динамической
пам ти.
Элементарна операци сложе и содержимого регистров пам ти происходит следующим образом. Младший разр д первого слагаемого поступает со второго выхода 9 блока 1 на вход 10
регистра сдвига, задерживаетс в нем до по влени на основном выходе 5 блока динамической пам ти младшего разр да второго слагаемого и вместе с ним подаетс на соответствующие входы 7 и 14: сумматора 3.
Сумма, получивша с от сложени этих разр дов, поступает с выхода 16 сумматора 3 на третий вход 17 регистра 2 сдвига и задерживаетс в нем до момента по влени на основном выходе 5 блока 1 младшего разр да первого слагаемого.
В этот момент с выхода 13 регистра сдвига на вход 14 сумматора поступает результат сложени младших разр дов первого и второго слагаемых, а через цепь 4 поступает корректирующий код. Результат от сложени с корректирующим кодом записываетс в освободившийс младший разр д первого слагаемого .
Одновременно с этим с основного выхода 5 блока 1 на регистр сдвига через вход 6 поступает следующий разр д.
Сложение в последующих разр дах происходит точно так же, как и в младших разр дах .
Элементарна операци - сдвиг вправо - осуществл етс путем разрешени циркул ции сдвигаемого регистра через второй выход
9 блока динамической пам ти и запрещением его циркул ции через основной выход 5. Элементарна операци обмена содержимого двух произвольных регистров пам ти осуществл етс следующим образом.
Регистры пам ти, содержимое которых обмениваетс , циркулируют через регистр сдвига , причем разр ды регистра, передаваемого вправо по информационному пакету, поступают на регистр сдвига со второго выхода 9 блока динамической пам ти, а разр ды регистра , передаваемого влево по информационному пакету, подаютс на регистр сдвига с основного выхода того же блока.
Г7
Предмет изобретени
Арифметическое двоично-дес тичное устройство с динамической циркул ционной пам тью по авт. св. 256365, отличающеес тем,
что, с целью повыщени быстродействи арифметического устройства, блок динамической циркул ционной нам ти дополнительно содержит второй выход, сигнал с которого имеет задержку относительно сигнала с основного выхода, необходимую дл записи одного разр да, соединенный со вторыми входами регистра сдвига, сумматора и блока динамической пам ти.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1666774A SU434408A1 (ru) | 1971-06-07 | Арифметическое двоично-десятичное устройство с динамической циркуляционнойпамятью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1666774A SU434408A1 (ru) | 1971-06-07 | Арифметическое двоично-десятичное устройство с динамической циркуляционнойпамятью |
Publications (2)
Publication Number | Publication Date |
---|---|
SU434408A2 SU434408A2 (ru) | 1974-06-30 |
SU434408A1 true SU434408A1 (ru) | 1974-06-30 |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1020940A (en) | Multi-input arithmetic unit | |
KR890015121A (ko) | 나눗셈연산장치 | |
CA1286779C (en) | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations | |
US3678259A (en) | Asynchronous logic for determining number of leading zeros in a digital word | |
US4065666A (en) | Multiply-divide unit | |
US4228518A (en) | Microprocessor having multiply/divide circuitry | |
JPS6227412B2 (ru) | ||
SU434408A1 (ru) | Арифметическое двоично-десятичное устройство с динамической циркуляционнойпамятью | |
GB1316322A (en) | Scaling and number base converting apparatus | |
JPH0479015B2 (ru) | ||
JPH0346024A (ja) | 浮動小数点演算器 | |
GB742869A (en) | Impulse-circulation electronic calculator | |
GB991734A (en) | Improvements in digital calculating devices | |
GB1006868A (en) | Data processing machine | |
GB1053686A (ru) | ||
GB1114503A (en) | Improvements in or relating to data handling apparatus | |
JPS5595148A (en) | Binary arithmetic circuit | |
US3207888A (en) | Electronic circuit for complementing binary coded decimal numbers | |
JPH0736857A (ja) | 信号処理プロセッサ | |
SU509870A1 (ru) | Арифметико-логическое устройство | |
SU429423A1 (ru) | Арифметическое устройство | |
SU377792A1 (ru) | Устройство обработки информации для многоканальных анализаторов | |
SU469969A1 (ru) | Устройство управлени умножением двоично-дес тичных чисел | |
SU680477A1 (ru) | Арифметическое устройство | |
SU444193A1 (ru) | Устройство дл вычислени выражений вида |