SU423135A1 - DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREE - Google Patents
DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREEInfo
- Publication number
- SU423135A1 SU423135A1 SU1721392A SU1721392A SU423135A1 SU 423135 A1 SU423135 A1 SU 423135A1 SU 1721392 A SU1721392 A SU 1721392A SU 1721392 A SU1721392 A SU 1721392A SU 423135 A1 SU423135 A1 SU 423135A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- blocks
- group
- multiplying
- outputs
- Prior art date
Links
Description
1one
Изобретение относитс к вычислительной технике.The invention relates to computing.
Известно устройство дл умножени и возведени в степень, содержащее решающие усилители и ключевые элементы. Недостатком известного устройства вл етс невысока точность .A device for multiplying and raising to a power is known, which contains decision amplifiers and key elements. A disadvantage of the known device is low accuracy.
Предложенное устройство отличаетс тем, что оно содержит блоки переноса и две группы множительных блоков, входы множительных блоков первой группы и первые входы множительных блоков второй группы соединены со входами устройства, с ключевыми элементами и со входами блоков переноса, а вторые входы и выходы множительных блоков второй группы подключены соответственно к выходам множительных блоков первой группы и ко входам репшющих усилителей, причем остальные входы каждых двух последующих решающих усилителей соединены с выходами соответствующих блоков переноса. Это позволило повысить точность устройства.The proposed device is characterized in that it comprises transfer units and two groups of multiplying blocks, inputs of multiplying blocks of the first group and first inputs of multiplying blocks of the second group are connected to inputs of the device, with key elements and inputs of transfer blocks, and second inputs and outputs of multiplying blocks of the second the groups are connected respectively to the outputs of the multiplying blocks of the first group and to the inputs of the repeater amplifiers, and the remaining inputs of every two subsequent decision amplifiers are connected to the outputs of the corresponding transfer units. This has improved the accuracy of the device.
Схема предлагаемого устройства дл перемножени трех двухразр дных и мащииных переменных и возведени в степень три представлена на чертеже.The scheme of the proposed device for multiplying three two-bit and machine variables and raising to a power of three is shown in the drawing.
Устройство состоит из решающих усилителей 1-4, блоков переноса 5, 6 и 7, матрицы мнол ительных блоков 8-23 двух групп, из которых 8, 10. 12, 14, 16, 18, 20 и 22 - множительные блоки первой группы, а 9, 11, 13, 15, 17, 19, 21 п 23 - множительные блоки второй группы, и ключевых элементов 24-27.The device consists of decisive amplifiers 1-4, transfer blocks 5, 6 and 7, matrix of the multi-functional blocks 8-23 of two groups, of which 8, 10. 12, 14, 16, 18, 20 and 22 are multiplying blocks of the first group, and 9, 11, 13, 15, 17, 19, 21 and 23 are the multiplying blocks of the second group, and the key elements 24-27.
Входы множительных блоков первой группы и первые входы множительных блоков второй группы соединены с входами устройства, с ключевыми элементами 24-27 и входами блоков переноса 5, 6 и 7.The inputs of the multiplying blocks of the first group and the first inputs of the multiplying blocks of the second group are connected to the inputs of the device, with the key elements 24-27 and the inputs of the transfer units 5, 6 and 7.
Вторые входы п выходы множительных блоков второй группы подключены соответственно к выходам множительных блоков первой группы и входам решающих усилителей 1-4. Остальные входы двух ;:оследуюпи Х решающих усилителей соединены с выходами блоков переноса 5, 6, 7.The second inputs n outputs of the multiplying blocks of the second group are connected respectively to the outputs of the multiplying blocks of the first group and the inputs of the decisive amplifiers 1-4. The remaining inputs of the two;: the next X decisive amplifiers are connected to the outputs of the transfer units 5, 6, 7.
Устройство работает следуюп,пм образом.The device works as follows, PM.
При выиолнении умножени ключевые элементы 24-27 разомкнуты, а при выполнеиии Еюзведени в степень -- - замкнуты.When multiplication is performed, the key elements 24-27 are open, and during the execution of a Euvescence to a power, - are closed.
В случае перемножени трех двухразр дных чисел перелпюжаемые матрицы и результат без учета переноса будут пметь вид:In the case of multiplying three two-digit numbers, the transfixed matrices and the result without transfer will be of the form:
// гг 32 22 5/// yy 32 22 5 /
// 5// five
где {7ij -машинные переменные.where {7ij is machine variable.
Таким образом, при поступлении машинных переменных на входы устройства так, как показано на чертеже, на выходе каждого решаюш;его усилител 1-4 получают один из разр дов результата перемножени . Количество усилителей при этом равно числу строк матриц и в обш,ем случае равно т-п-п+1, где т - количество разр дов, а п - количество переменных.Thus, when machine variables arrive at the inputs of the device as shown in the drawing, at the output of each solver, its amplifier 1-4 get one of the bits of the result of multiplication. In this case, the number of amplifiers is equal to the number of rows of matrices and, in the general case, is equal to nnn + 1, where m is the number of bits and n is the number of variables.
В случае переполнени одного из разр дов устройства сверх основани системы счислени блок переноса срабатывает, возвраш;а этот разр д в нулевое состо ние и посыла единицу переноса в следуюш,ий старший разр д . При повторном переполнении процесс возвраш;ени решаюшего усилител в нулевое состо ние и посылки единицы переноса в следующий разр д повтор етс .If one of the device bits overflows above the base of the number system, the transfer unit is triggered by returning, and this bit is in the zero state and the transfer unit is sent to the next highest order bit. In the event of a second overflow, the process of returning the resolving amplifier to the zero state and sending the transfer unit to the next bit is repeated.
Предлагаемое устройство в случае равенства переменныхThe proposed device in the case of equality of variables
U,......UU, ...... U
может служить как функциональный преобразователь , воспроизвод щий функцию t/.can serve as a functional converter reproducing the function t /.
Предмет изобретени Subject invention
Устройство дл умножени и возведени в степень, содержащее решающие усилители и ключевые элементы, отличающеес тем,A multiplier and exponentiation apparatus containing decisive amplifiers and key elements characterized in
что, с целью увеличени точности, оно содержит блоки переноса и две группы множительных блоков, входы множительных блоков первой группы и первые входы множительных блоков второй группы соединены со входамиthat, in order to increase accuracy, it contains transfer blocks and two groups of multiplying blocks, the inputs of multiplying blocks of the first group and the first inputs of multiplying blocks of the second group are connected to the inputs
устройства, с ключевыми элементами и со входами блоков переноса, а вторые входы и выходы множительных блоков второй группы подключены соответственно к выходам мнол :ительных блоков первой группы и ко входамdevices, with key elements and with inputs of transfer units, and the second inputs and outputs of multiplying blocks of the second group are connected respectively to the outputs of the multi-functional modules of the first group and to the inputs
решающих усилителей, причем остальные входы каждых двух последующих рещающих усилителей соединены с выходами соответствующих блоков переноса.decisive amplifiers, with the remaining inputs of every two subsequent decision amplifiers connected to the outputs of the respective transfer units.
тt
у. ..... -,I.II Ж-.-.-.J., . -J. .ц.-I-I-.4 ..ixi 1x1 ixllixly ..... -, I.II J. -.- .-. J.,. -J. .c.-I-I-.4 ..ixi 1x1 ixllixl
IxlIxl
ГТ7//7i I иТ/7/ГТ uTGT7 // 7i I andT / 7 / GT uT
„ci Д „Ci D
|Х1ЙЙЙЙр| HIJEIR
X XX x
у 2 725 J-26at 2 725 J-26
1 JO fil 00(1 1 JO fil 00 (1
AS/AS /
xlxl
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1721392A SU423135A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1721392A SU423135A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREE |
Publications (1)
Publication Number | Publication Date |
---|---|
SU423135A1 true SU423135A1 (en) | 1974-04-05 |
Family
ID=20495174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1721392A SU423135A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREE |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU423135A1 (en) |
-
1971
- 1971-12-09 SU SU1721392A patent/SU423135A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR880014470A (en) | Apparatus and method for performing shift operation in multiplier array circuit | |
US3740538A (en) | Digital sorter and ranker | |
SE409061B (en) | PRIORITY LINK IN WHICH INPUT GROUPS ARE TREATED IN A CYCLIC ORDER WITH MAINTAINING A FIXED PRIORITY WITH AN INPUT GROUP | |
SU423135A1 (en) | DEVICE FOR MULTIPLICATION AND REDUCTION IN THE DEGREE | |
JPS56114063A (en) | Multiprocessor | |
US3172097A (en) | Binary to binary-coded-decimal converter | |
GB1238273A (en) | ||
SU491129A1 (en) | Device for raising binary numbers to the third degree | |
SU482751A1 (en) | A device for combinational tasks | |
JPH0214363A (en) | Fast fourier transform method and arithmetic apparatus therefor | |
US3293419A (en) | Information handling device | |
SU402016A1 (en) | DEVICE FOR SOLVING DIFFERENTIAL AND ALGEBRAIC EQUATIONS SYSTEMS | |
SE7711769L (en) | PNEUMATIC PROGRAM REGISTER AND CORRESPONDING MODULE | |
SU402005A1 (en) | SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT | |
SU610116A1 (en) | Device for solving mathematical physics two-dimensional problems | |
SU1441393A2 (en) | Device for squaring n-digit binary numbers | |
GB1343643A (en) | Apparatus for shifting digital data in a register | |
SU739528A1 (en) | Device for sequential isolation of zeros from n-bit binary code | |
SU411652A1 (en) | ||
SU126668A1 (en) | Method of parallel multiplication in digital computers and device for implementing the method | |
SU1413644A1 (en) | Matrix computer | |
SU754412A1 (en) | Multiplier | |
SU648978A1 (en) | Binary number-comparing arrangement | |
SU428379A1 (en) | FREQUENCY-PULSE MULTI-PURPOSE DEVICE | |
SU1621022A1 (en) | Multiplication device |