SU402005A1 - SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT - Google Patents
SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENTInfo
- Publication number
- SU402005A1 SU402005A1 SU1723065A SU1723065A SU402005A1 SU 402005 A1 SU402005 A1 SU 402005A1 SU 1723065 A SU1723065 A SU 1723065A SU 1723065 A SU1723065 A SU 1723065A SU 402005 A1 SU402005 A1 SU 402005A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- multiplication
- summator
- constant coefficient
- bits
- resistors
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к гибридной вычислительной технике.This invention relates to hybrid computing.
Известен сумматор с умножением на посто нный коэффициент, содержащий обратимые операционные усилители по числу разр дов машинных переменных и разр дов соответствующих посто нных коэффициентов без единицы, резисторы и включенные параллельно операционным усилител м матрицы основных и вспомогательных резисторов.A known adder with a multiplication by a constant coefficient containing reversible operational amplifiers according to the number of bits of machine variables and bits of the corresponding constant coefficients without one, resistors and matrices of main and auxiliary resistors connected in parallel to the operational amplifiers.
Предлагаемый сумматор с целью повышени точности и расширени области применени содержит блоки сброса по числу разр дов , входы которых подключены к соответствующим выходам основных и вспомогательных матриц резисторов, а выходы через резисторы соединены со входами соответствующих операционных усилителей, а также блоки переноса в следующий разр д, входы которых присоединены к выходам блоков - сброса предыдущих разр дов, а выходы подключены через резисторы ко входам операционных усилителей последующих разр дов.The proposed adder with the purpose of increasing the accuracy and expanding the application area contains reset blocks by the number of bits whose inputs are connected to the corresponding outputs of the main and auxiliary resistor matrices, and the outputs are connected via resistors to the inputs of the corresponding operational amplifiers, as well as the inputs of which are connected to the outputs of the blocks are the reset of the previous bits, and the outputs are connected via resistors to the inputs of the operational amplifiers of the subsequent bits.
Входные переменныеInput variables
Х Хц . . . Xfj . . . XiX Hz. . . Xfj. . . Xi
l - ti 11 Im.l - ti 11 Im.
Xn-1 - An-I; I . . Xn-1, j . . Xn-l, mXn-1 - An-I; I. . Xn-1, j. . Xn-l, m
представлены в машине векторами напр женийrepresented in the machine by stress vectors
и, и,,. . .иand, and,. . .and
.и..and.
1/one/
, ,„. . .U,j. . .Ui,, „. . .U, j. . .Ui
10ten
,l Un-l,j Un l,m, l Un-j, j Un l, m
соответственно, где n - общее количество полюсов , равноправных в том смысле, что наrespectively, where n is the total number of poles equal in the sense that
каждый из них можно подавать напр жени и их получать; т - количество разр дов независимых мащинных переменных, подающихс поразр дно на соответствующие входы одноразр дных обратимых сумматоров, которыеeach of them can be energized and received; t is the number of bits of independent machinable variables fed to the bit at the corresponding inputs of one-bit reversible adders, which
при помощи устройства сброса выполн ют суммирование по модулю системы счислени . Принципиальна схема устройства представлена на чертеже. Сумматор состоит из операционных усилителей 1-3, матриц основных и вспомогательных резисторов 4-6, блоков сброса 7, 8, блоков переноса в следующий разр д 9, 10 и резисторов И. Отработка единиц переноса в последующиеusing a reset device, modulo-numbering is performed. A schematic diagram of the device is shown in the drawing. The adder consists of operational amplifiers 1–3, matrices of main and auxiliary resistors 4–6, reset blocks 7, 8, transfer blocks into the next discharge 9, 10, and resistors I. Development of transfer units into subsequent ones
разр ды выполн етс блоками сброса 7 и 8,the bits are performed by reset blocks 7 and 8,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1723065A SU402005A1 (en) | 1971-12-09 | 1971-12-09 | SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1723065A SU402005A1 (en) | 1971-12-09 | 1971-12-09 | SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT |
Publications (1)
Publication Number | Publication Date |
---|---|
SU402005A1 true SU402005A1 (en) | 1973-10-12 |
Family
ID=20495642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1723065A SU402005A1 (en) | 1971-12-09 | 1971-12-09 | SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU402005A1 (en) |
-
1971
- 1971-12-09 SU SU1723065A patent/SU402005A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1280906A (en) | Multiplying device | |
GB1336930A (en) | Flow-through arithmetic apparatus | |
JPS5650439A (en) | Binary multiplier cell circuit | |
FR74027E (en) | Device for data transfer | |
GB1164010A (en) | Carry or Borrow System for Arithmetic Computations | |
GB1519095A (en) | Multiplying device | |
GB1312791A (en) | Arithmetic and logical units | |
SU402005A1 (en) | SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT | |
GB1514320A (en) | Number processing apparatus | |
GB1145676A (en) | High speed adder circuit | |
GB1087455A (en) | Computing system | |
JPS5759245A (en) | Double-length multiplier | |
RU2097826C1 (en) | Parallel asynchronous adder | |
GB1088354A (en) | Improvements in or relating to electronic adders | |
GB1393418A (en) | Electronic arrangement for quintupling a binary-coded decimal number | |
JPS55164942A (en) | Division circuit | |
GB1294209A (en) | Improvements in or relating to parallel adders | |
SU627474A1 (en) | Multiplication arrangement | |
SU625205A1 (en) | Arrangement for shaping through transfer in parallel adder | |
SU478306A1 (en) | Matrix parallel processor for calculating the Hadamard transform | |
GB1343643A (en) | Apparatus for shifting digital data in a register | |
SU675421A1 (en) | Digital squarer | |
SU425175A1 (en) | DEVICE FOR FOOTING AT A DEGREE | |
SU600554A1 (en) | Matrix multiplying device | |
SU572789A1 (en) | Follow-up stochastic integrator |