SU421990A1

SU421990A1 -

Info

Publication number: SU421990A1
Application number: SU1731538A
Authority: SU
Priority date: 1971-12-31
Filing date: 1971-12-31
Publication date: 1974-03-30

Description

1one

Изобретение относитс к области цифровых измерительных ириборов.This invention relates to the field of digital measuring instruments.

Известны уетройства дл умножени частоты , содержащие управл емый геиератор, делитель частоты в цени обратной св зи и схему сравнени входной части с субгармоннкой частоты управл емого генератора.Known devices for frequency multiplication include a controlled geerator, a frequency divider for feedback and a comparison circuit of the input part with the subharmonic frequency of the controlled oscillator.

Предлагаемое устройство отличаетс от известных тем, что в нем установлены три счетчика , делитель заноминающей частоты и два логических полусумматора, нричем входы нервого и второго счетчиков подключены к выходам двух схем «И, выход генератора нмиул )сов заиолп 1он;ей частоты соединен с входом делител заполн ющей частоты, выход которого нодключен к другим входам двух схем «И, вход третьего счетчика иодключен к выходу reriepaiopa нмиульсов заиоли юндей частоты, выходы каждого разр да третьего счетчика через два логических нолусумматора соединены с выходами разр дов первого и второго счетчиков, а выходы логнческих полусумматоров через схему «ИЛИ подключены к выходной ншне.The proposed device differs from the known ones in that it has three counters, a zero-frequency divider and two logical half-adders, the nerve and second counter inputs are connected to the outputs of the two circuits And, the output of the generator nmiul) owolip 1on; frequency, the output of which is connected to the other inputs of the two circuits “And, the input of the third counter and connected to the output of the reriepaiopa of the Nmuls of the frequency and the number of outputs, the outputs of each bit of the third counter through two logical nuances with The outputs of the bits of the first and second counters are connected, and the outputs of the logical half-adders via the OR circuit are connected to the output circuit.

Такое выполнение устройства нозвол ет повыенть быстродействие и точность умножени .Such an embodiment of the device makes it possible to increase the speed and accuracy of multiplication.

Ма чертеже иредставлена схема предлагаемого vcTpoiicTBa.A drawing and the layout of the proposed vcTpoiicTBa.

Устройство содержит счетный триггер /The device contains a counting trigger /

ВХОДНЫХ сигналов Гд-, двухвходовые схемы «И 2 и 3, генератор 4 нмпульсов заполн ющей частоты 3- делитель 5 частоты с коэффициентом делени Л , счетчики 6, 7 п 8 с подключеннымп к jR-входам одновибраторамн 9. 10 и 11, логические иолусумматоры 12 и 13, смужащнс дл поразр дного сравнени кодов чисел, заниеаппых в парах счетчиков 6, 7 н 7, 8, и выходную схему «ИЛИ 14.INPUTS signals Gd-, two-input circuits "And 2 and 3, generator 4 nm pulses of the filling frequency 3 - divider 5 frequency with a division factor L, counters 6, 7 and 8 with connected to the jR inputs of one vibrator 9. 10 and 11, logic iolummators 12 and 13, are combined for a one-to-one comparison of the codes of numbers, stored in pairs of counters 6, 7, 7, 8, and the output circuit "OR 14.

Импульсы входной частоты F - ностунают на счетный вход трнггера /; прп этом па пр мом и инверсном выходах последнего поочередно по в.шетс еднпнчный снгнал. В момент перехода трнггера / в состо ние «О запускаютс одновибраторы .9 н 10, выходные импульсы которых устанавлнвают счетчнкн 6 и 7 и делитель 5 в состо ние «О. Одновременно открываетс схема «И 2, и имиульсы заполн юн1 .ей частоты F от генератора 4 поетунают через делнтель 5 частоты, уменьшающий частоту до-4; , на вход счетчнка 6. Процесс заиолнени счетчнка 6 нродолжаетс до перехода триггера / в состо ние «1, т. е. в теченне одного периода входной частоты /д-После , нереключенп трнггера / в состо ние «1, занускаютс одновпбраторы 10 и //, счетчики 7 и 8 и делитель 5 устанавливаютс в состо ние «О. Одновременно открываетс Input frequency pulses F - buttot on thrngger count input /; In this direct and inverse output of the latter, alternately in a series of single eddy terminals. At the moment of transition of the trngger / to the state About, single-oscillators .9 and 10 are started, the output pulses of which set the counters 6 and 7 and the divider 5 to the state "O. At the same time, the "AND 2" circuit opens, and the emulsions fill in the frequency Y of the frequency F from the generator 4 and pull through the frequency delntel 5, reducing the frequency to -4; , to the input of the counter 6. The process of filling the counter 6 continues until the trigger / goes to the state "1, i.e. during one period of the input frequency / d-After, the non-triggered / to the state" 1, the single frequency switches 10 and / The counters 7 and 8 and the divider 5 are set to the state "O. Simultaneously opens

схема «И 3 и происходит заполнение счетрscheme "And 3 and the filling of the account

чика 8 импульсами частоты -дгChika 8 frequency pulses -dg

Таким образом, в счетчиках поочередно регистрируетс и сохран етс в течение одного периода входной частоты число, пропорциональное длительности периода входной частоты F .Thus, in the counters, a number proportional to the duration of the period of the input frequency F is recorded and stored during one period of the input frequency in turn.

1 one

Т, T,

Одновременно импульсы заполн ющей частоты fg от генератора 4 подаютс на счетчик 7, который с помошд о одновибратора 10 устанавливаетс в состо ние «О в начале каждого периода входной частоты FX.At the same time, the pulses of the filling frequency fg from generator 4 are fed to counter 7, which with the help of the one-shot 10 sets to the state "O" at the beginning of each period of the input frequency FX.

Текущий результат в счетчике 7 сравниваетс с кодом числа М, хранимым одним из счетчиков 6, 8 с помощью полусумматоров 12 и 13. В момент равенства кодов на выходе полусумматоров 12 и 13 по вл етс импульс, поступающий через схему «ИЛИ 14 на выходную шину устройства. Этот же выходной импульс подаетс на одновибратор 10 дл устаповкп счетчика 7 на «О.The current result in counter 7 is compared with the code of the number M stored by one of the counters 6, 8 using the half adders 12 and 13. At the moment of the equality of the codes, the output of the half adders 12 and 13 appears through the pulse OR 14 to the output bus of the device . The same output pulse is fed to the one-shot 10 for setting meter 7 to "O.

Заполпеннс счетчика 7 до числа, равного записанному в счетчике 6 (или 8) повтор етс в течение одного периода входной частоты Л раз, и, соответственно, на выходной шинеThe countdown of counter 7 to a number equal to that recorded in counter 6 (or 8) is repeated during one period of the input frequency L times, and, accordingly, on the output bus

умножител по вл етс Л импульсов, что соответствует умножению входной частоты F на N.a multiplier of L pulses appears, which corresponds to multiplying the input frequency F by N.

Предмет изобретени Subject invention

Цифровой умножитель частоты, содержащий входную шину, нодключеппую к счетному входу триггера, выходы которого соединены с одними входами двух схем «И, схемуA digital frequency multiplier that contains an input bus, but not connected to the counting input of a trigger, the outputs of which are connected to one input of two circuits "And, the circuit

«ИЛИ, генератор импульсов заполн ющей частоты и выходную щину, отличающийс тем, что, с целью повышени быстродействи и точности умножени , в нем дополнительно установлены три счетчика, делитель заполн ющей частоты и два логических полусумматора , причем входы первого и второго счетнь ков подключены к выходам двух схем , выход генератора импульсов заполн ющей частоты соединен с входом делител заполи ющеи частоты, выход которого подключен к"OR, a filling frequency pulse generator and an output busbar, characterized in that, in order to increase the speed and accuracy of multiplication, it additionally has three counters, a filling frequency divider and two logical half summators, and the inputs of the first and second counters are connected to the outputs of two circuits, the output of the frequency generator

другим входам двух схем «И, вход третьего счетчнка подключен к выходу генератора импульсов заполн ющей частоты, выходы каждого разр да третьего счетчика через два логических полусумматора соединены с выхода: 1и разр дов первого и второго счетчиков, а выходы логических иолусу.мматоров через схему «ИЛИ подключены к выходной щине.the other inputs of the two circuits “And, the input of the third counter is connected to the output of a pulse frequency generator, the outputs of each bit of the third counter are connected to the output through two logical half summers: 1 and the bits of the first and second counters, and the outputs of the logic and gates through the“ OR connected to the output terminal.