SU410465A1

SU410465A1 -

Info

Publication number: SU410465A1
Application number: SU1771790A
Authority: SU
Priority date: 1972-04-10
Filing date: 1972-04-10
Publication date: 1974-01-05

Description

1one

Известно буферное запоминающее устройство (БЗУ), содержащее накопитель, входы которого подключены к блоку записи и дешифратору адреса, подсоединенному к старшим разр дам блока адреса, а выход - к блоку выдачи информации, схемы «И, блок управлени .A buffer memory device (RAM) is known, containing a drive, the inputs of which are connected to the recording unit and the address decoder connected to the higher bits of the address block, and the output to the information output unit, AND circuit, control unit.

Недостатком известного устройства вл етс большое количество оборудовани , усложн ющее устройство и снижающее его надежность .A disadvantage of the known device is a large amount of equipment, complicating the device and reducing its reliability.

Предложенное устройство отличаетс от известного тем, что в нем выходы младших разр дов блока адреса подключены к одним входам схем «И, другие входы которых подсоединены к блоку управлени , а выходы - ко входу блока записи и ко входу дешифратора адреса.The proposed device differs from what is known in that the low-order outputs of the address block are connected to the same inputs of the AND circuits, the other inputs of which are connected to the control unit, and the outputs to the input of the recording unit and to the address decoder input.

Это позвол ет упростить устройство.This simplifies the device.

На чертеже изображена блок-схема предложенного БЗУ.The drawing shows a block diagram of the proposed BZU.

БЗУ содержит накопитель 1, дешифратор адреса 2, блок адреса 3, блок записи 4, блок выдачи информации 5, блок 6 служебного адреса , например адреса зоны, схемы «И 7-9.BZU contains the drive 1, the address decoder 2, the address block 3, the write block 4, the block issuing information 5, the block 6 of the service address, such as zone addresses, circuit "And 7-9.

Блок адреса 3 содержит старшие 10 и младшие 11 разр ды. Выходы младших разр дов 11 подключены к одним входам схем «И 7 и 8, другие входы которых подсоединены к блоку управлени (на чертеже не показан), аThe address block 3 contains the upper 10 and lower 11 bits. The outputs of the lower bits 11 are connected to the same inputs of the circuits “And 7 and 8, the other inputs of which are connected to the control unit (not shown in the drawing), but

выходы - ко входу блока записи 4 и ко входу дешифратора адреса 2.the outputs to the input of the recording unit 4 and to the input of the address decoder 2.

При отключении младших разр дов 11 блока адреса 3 от дешифратора 2 на входе дешифратора формируетс код, который может быть прин т за код служебного адреса. По данному адресу запись информации не производитс .When disconnecting the low-order bits 11 of the address block 3 from the decoder 2, a code is generated at the input of the decoder, which can be taken as the service address code. No information is recorded at this address.

Устройство работает следующим образом.The device works as follows.

Предположим, что запись информации в одну из зон накопител 1 прервалась. Прежде , чем начнетс запись информации в другую зону, блок управлени БЗУ вырабатывает управл ющий сигнал, который поступает наSuppose that the recording of information in one of the zones of drive 1 was interrupted. Before the recording of information into another zone begins, the control unit of the BZU generates a control signal, which is fed to

схему «И 8, а управл ющий сигнал со схемы «И 7 снимаетс . В этом случае на входе дешифратора адреса 2 формируетс код служебного адреса зоны, а на вход блока записи 4 поступает код, соответствующий адресуan & 8 circuit and a control signal from an & 7 circuit is removed. In this case, the service address code of the zone is generated at the input of the address decoder 2, and the code corresponding to the address

последней заполненной чейки в зоне.Last filled cell in the zone.

При возобновлении записи информации в зону на управл ющие входы схемы «И 9 поступают сигналы, а с управл ющих входов схемы «И 7 сигналы снимаютс . ПроисходитWhen the recording of information into the zone is resumed, the control inputs of the "AND 9" circuit receive signals, and from the control inputs of the "AND 7" circuit the signals are removed. Going on

выбор из накопител 1 кода адреса последней запомненной чейки в зоне, который проходит через блок выдачи информации 5, схему «И 9 и поступает на младшие разр ды 11 блока адреса 3. После этого на схему «И 7the choice from the accumulator 1 of the address code of the last memorized cell in the zone that passes through the information output unit 5, the “I 9” circuit and enters the lower bits 11 of the address block 3. Thereafter, the “7” circuit

поступает управл ющий сигнал. Первый изcontrol signal is received. First of

поступивших на счетный вход 12 блока адреса 3 сигнал формирует в блоке адреса код адреса первой свободной чейки в зоне, начина с которого в зону осуществл етс запись информации.The signal received at the counting input 12 of the address block 3 generates in the address block the address code of the first free cell in the zone from which information is recorded to the zone.

Предмет изобретени Subject invention

Буферное запоминающее устройство, содержащее накопитель, входы которого подключены к блоку записи и дешифратору адреса , подсоединенному к старшим разр дам блока адреса, а выход - к блоку выдачи информации , схемы «И, блок управлени , отличающеес тем, что, с целью упрощени устройства, выходы младших разр дов блока адреса подключены к одним входам схем «И, другие входы которых подсоединены к блоку управлени , а выходы - ко входу блока записи и ко входу дешифратора адреса.A buffer memory containing a drive whose inputs are connected to a recording unit and an address decoder connected to the higher bits of the address block, and an output to an information output unit, an AND circuit, a control unit, characterized in that, in order to simplify the device, the low-order outputs of the address block are connected to one input of the AND circuits, the other inputs of which are connected to the control unit, and the outputs to the input of the recording unit and to the input of the address decoder.