SU390578A1

SU390578A1 - PERMANENT STORAGE DEVICE

Info

Publication number: SU390578A1
Application number: SU1693831A
Authority: SU
Inventors: В. Д. Мосеев Е. К. Муранков В. И. Удалов С. А. Фомичева Э. Ю. Халитова А. М. Иванов
Priority date: 1971-09-06
Filing date: 1971-09-06
Publication date: 1973-07-11

Description

1one

Изобретение относитс « области запоминающ-их устройств.The invention relates to the storage area of devices.

Известно посто нное запоминающее устройство (ПЗУ), содержащее блоки пам ти, входы которых подключены к выходам информационных разр дов адресного регистра, а выходы - к числовому регистру, контрольный блок пам ти, св занный с адресным регистро ,м, блок контрол , выход которого подключен к одному из входов регистра неисправности , а входы - к адресному и числовому регистрам , блок сравнени контрольных кодов, входы которого подключены соответственно к контрольным -разр дам адресного и числового регистров, а выход - к другому входу регистра неисправности, и блок управлени .A permanent memory device (ROM) is known, which contains memory blocks whose inputs are connected to the information register bits of the address register, and outputs to a numeric register, a control memory block associated with the address register, m, a control block whose output connected to one of the inputs of the malfunction register, and the inputs to the address and numeric registers, the control code comparison block, whose inputs are connected to the control register, respectively, of the address and numeric registers, and the output to the other register input malfunction and control unit.

Педостатки известного ПЗУ состо т в следующем: пропорционально увеличению информационной емкости ПЗУ увеличиваетс врем , необходимое дл контрол работоспособности устройства и диагностики неисправиости, вы вленной в процессе контрол , что снижает быстродействие устройства.The disadvantages of the known ROM are as follows: in proportion to the increase in the information capacity of the ROM, the time required for monitoring the device and diagnosing a malfunction detected during the monitoring process increases, which reduces the speed of the device.

Описываемое ПЗУ отличаетс от известного тем, что оно содержит сумматор, один вход которого Подключен к информационным разр дам числового регистра, а другой-.к блоку управлени , регистр суммы, вход которого подсоединен к выходу сумматора, а выход - к одному из входов введенного в устройствоThe described ROM differs from the known one in that it contains an adder, one input of which is connected to the information bits of a numeric register, and the other to the control unit, the sum register whose input is connected to the output of the adder, and the output to one of the inputs entered into device

блока сравнени , другие входы которого подключены соответственно к информационным разр дам числового регистра и к выходу контрольного блока пам ти, а выход -к регистру неисправности.comparison unit, the other inputs of which are connected respectively to the information bits of the numeric register and to the output of the control memory block, and the output to the fault register.

Эти отличи позвол ют повысить быстродействие и надежность устройства.These differences can improve the speed and reliability of the device.

На чертеже изображена блок-схема предложенного ПЗУ.The drawing shows a block diagram of the proposed ROM.

Информационные разр ды 1 адресного регистра 2 соединены с блоками пам ти 3 и 4 и контрольным блоком пам ти 5. Блоки пам ти 3 к 4 св заны с числовым регистром 6, информационные разр ды 7 которого соединены сInformation bits 1 of address register 2 are connected to memory blocks 3 and 4 and control memory block 5. Memory blocks 3 to 4 are connected to a numeric register 6, data bits 7 of which are connected to

выходной шиной 8 и сумматором 9, блоком сравнени 10 и блоком контрол 11. Выход сумматора 9 подключен к регистру суммы 12, который соединен с шиной приема суммы }3 и блоко1М сравнени 10.the output bus 8 and the adder 9, the comparison unit 10 and the control unit 11. The output of the adder 9 is connected to the sum register 12, which is connected to the sum receive bus} 3 and the comparison block 1M.

Блок сравнени 10 соединен также с контрольным блоком пам ти 5 и шиной сравнени 14. Выход блока сравнени 10 подключен к одному из входов регистра неисправностн 15, другие входы подключены соответственноComparison unit 10 is also connected to a control memory unit 5 and a comparison bus 14. The output of the comparator unit 10 is connected to one of the inputs of the fault register 15, the other inputs are connected respectively

к блоку сравнени контрольных кодов 16 и блоку контрол //. Контрольные числовые разр ды 17 числового регистра 6 подключены к блоку контрол 11, другие входы которого соединены с адресным регистром 2, а входto the control code comparison block 16 and the control block //. Control numeric bits 17 of the numeric register 6 are connected to the control unit 11, the other inputs of which are connected to the address register 2, and the input

блока контрол // подключен К регистру неисправности 15. Блок сравнени кодов 16 св зан с контрольными адресными разр дами 18 числового регистра 5 и контрольными:разр дами 19 адресного регистра 2. Адресный регистр содержит входную шину 20 и шину приема адреса 21. К выходу регистра неисправности 15 подключена шина останова 22. К сумматору 9 подключена шина управлени 23 (блок управлени на чертеже не показан).control unit // connected to fault register 15. The code comparison unit 16 is associated with control address bits 18 of numeric register 5 and control: bits 19 of the address register 2. The address register contains the input bus 20 and the address receive bus 21. To the output of the register fault 15 a stop bus 22 is connected. A control bus 23 is connected to the adder 9 (the control unit is not shown in the drawing).

ПЗУ работает следующим образом.ROM works as follows.

На входную шину 20 поступает код адреса и контрольный код адреса чисел. По сигналу с шины приема адреса 21 код адреса числа вводитс в информационные разр ды 1 адресного регистра 2, а контрольный код адреса числа--в контрольные разр ды 19 адресного регистра 2. Из адресного регистра код адреса числа поступает в блоки пам ти 3 и 4 к контрольный блок пам ти 5, а также на блок контрол //, на который также -поступает контрольный код адреса числа из контрольных разр дов 19.The input bus 20 receives the address code and the control code of the address numbers. The signal from the receive address bus 21 contains the code of the address of the number in information bits 1 of the address register 2, and the control code of the number address is entered in the control bits 19 of the address register 2. From the address register the code of the number address goes to memory blocks 3 and 4 to the control memory block 5, as well as to the control block //, which also receives the control code of the number address from the check bits 19.

Блок контрол // осуш,ествл ет свертку кода адреса числа, Производит сравнение получен .ного результата свертки с контрольным кодом числа и при неоравнении выдает в регистр неисправности 15 сигнал несравнени .The control unit // drains, convolves the code of the address number, Performs a comparison of the result of the convolution with the control code of the number and outputs a non-comparison signal to the fault register 15.

Регистр неисправности вырабатывает сигнал останова, поступающий в шину останова 22.The fault register generates a stop signal that enters the stop bus 22.

В соответствии с кодом адреса из блока пам ти 3 или 4 и контрольного блока пам ти 5 считываетс информаци , состо ща из кода числа, контрольного кода числа и контрольного кода адреса числа. Код числа из блока пам ти 3 или 4 считываетс в информационные разр ды 7 числового регистра 6, контрольный код числа - в контрольные числовые разр ды 17, контрольный код адреса числа-в контрольные адресные разр ды 18 числового регистра 6. Из информационных разр дов 7 числового регистра 6 код числа поступает в блок контрол 11, который осуществл ет свертку кода числа, производит сравнение полученного результата свертки с контрольным кодом числа и при несравиении выдает в регистр неисправности 15 сигнал несравнени . Регистр неисправности вырабатывает сигнал останова, поступающий в шину останова 22. Из контрольных адресных разр дов 18 числового регистра 6 и из контрольных разр дов 19 адресного регистра 2 контрольные коды адреса числа поступают в блок сравнени контрольных кодов 16 сравниваютс и, если сравнени не произошло, сигнал неоравне-ни посылаетс в регистр неисправности 15, вырабатывающий сигнал останова . Если инфор|Мации, поступившей в регистр неисправности, недостаточно дл обнаружени места неиспрНвности, то блок управлени ПЗУ включает с помощью сигнала, поступившего в шину управлени 23, сумматор 9, производ щий суммирование кодов чисел массива , заданного начальным адресом массива чисел.In accordance with the address code, information consisting of a number code, a control number code and a control code of the number address is read from memory block 3 or 4 and control memory block 5. The number code from memory block 3 or 4 is read into information bits 7 of the numeric register 6, the control code of the number into control numeric bits 17, the control code of the number-to-address control bits 18 of the numeric register 6. Of the data bits 7 the numeric register 6, the code of the number enters the control unit 11, which convolves the code of the number, compares the result of the convolution with the control code of the number and, in the case of non-comparison, issues an incomparison signal to fault register 15. The fault register generates a stop signal that goes to the stop bus 22. From the control address bits of the 18th numeric register 6 and from the control bits of the 19th address register 2, the control codes of the address are sent to the control code comparison block 16 and compared, if no comparison has occurred, the signal is sent unevenly to fault register 15, generating a stop signal. If the information received in the fault register is not enough to locate a fault, then the ROM control unit includes, using a signal received in control bus 23, an adder 9 that performs the summation of the codes of the numbers of the array specified by the starting address of the array of numbers.

Реззльтаты суммировани кодов чисел из сумматора 9 по сигналу с шины приема суммы 13 поступают в регистр суммы 12, в котором записываетс сумма кодов всех чисел заданного массива. Из регистра суммы 12 сумма кодов поступает в блок сравнени 10, в котором по сигналу, поступающему с шины сравнени суммы 14, сравниваетс с заранее известным контрольным кодом. Если сравнени не произошло, с блока сравнени 10 поступает сигнал несравнени в регистр неисправности 15, вырабатывающий сигнал останова.The results of the summation of the codes of the numbers from the adder 9 by the signal from the receive bus of the sum 13 are sent to the register of the sum 12, in which the sum of the codes of all the numbers of the given array is written. From the register of sum 12, the sum of the codes enters the comparison block 10, in which the signal from the comparison bus 14 is compared with a previously known control code. If the comparison did not occur, from the comparison block 10 a non-comparison signal is received in the fault register 15, generating a stop signal.

При поочередном обращении к пам ти 3 или 4 и контрольному блоку пам ти 5 коды числа поступают на блок сравнени 10. Если сравнени кодов не происходит, регистр неисправности 15 вырабатывает сигнал останова . Коды, записанные в регистре неисправности /5, регистре суммы 12, числовом регистре и адресном регистре 2, позвол ют установить место неисправности в ПЗУ.When successively accessing the memory 3 or 4 and the control memory block 5, the number codes are sent to the comparison unit 10. If the codes are not compared, the fault register 15 generates a stop signal. Codes recorded in fault register / 5, sum register 12, numeric register and address register 2 allow the location of the fault to be set in the ROM.

Предмет изобретени Subject invention

Посто нное запомииающее устройство, содержащеее блоки пам ти, входы которых подключены к выходам информационных разр дов адресного регистра, а выходы-к числовому регистру, контрольный блок пам ти, св занный с адресным регистром, блок контрол , выход которого подключен к одному из входов регистра неисправности, а входы - к адресному и числовому регистрам, блок сравнени контрольных кодов, входы Которого подключены соответственно к контрольным разр дам адресного и числового регистров, а выход- к другому входу регистра неисиравности , и блок управлени , отличающеес тем, что, с целью повышени быстродействи и надежности устройства, оно содержит сумматор, один вход которого нодключен к информационным разр дам числового регистра, а друрой - к блоку управлени , регистр суммы, вход которого подсоединен к выходу сумматора , а выходы - к одному из входов введенного в устройство блока сравнени , другие входы которого Подключены соответственно к информационным разр дам числового регистра и к выходу контрольного блока пам ти, а выход - к регистру неисправности.A permanent storage device containing memory blocks whose inputs are connected to the information register outputs of the address register, and outputs to a numeric register, a control memory block associated with the address register, a control unit whose output is connected to one of the register inputs faults, and inputs - to the address and numeric registers, a block of comparison of control codes, whose inputs are connected respectively to the control bits of the address and numeric registers, and the output to another input of the non-imbalance register , and a control unit, characterized in that, in order to improve the speed and reliability of the device, it comprises an adder, one input of which is connected to the information bits of the numeric register, and the other - to the control unit, the sum register, the input of which is connected to the output of the adder, and the outputs — to one of the inputs of the comparison block inputted into the device, the other inputs of which are connected respectively to the information bits of the numerical register and to the output of the control memory block, and the output to the fault register.

2121

19nineteen