SU809399A1

SU809399A1 - Fixed storage unit testing device

Info

Publication number: SU809399A1
Application number: SU792774385A
Authority: SU
Inventors: Валерий Иванович Монахов; Владимир Иванович Косов; Анатолий Иванович Савельев; Елена Борисовна Ткачева
Original assignee: Предприятие П/Я Г-4677
Priority date: 1979-06-01
Filing date: 1979-06-01
Publication date: 1981-02-28

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПОСТОЯННОЙ ПАМЯТИ(54) DEVICE FOR CONTROLLING BLOCKS OF CONSTANT MEMORY

Изобретение относитс к запоминющим устройствам.This invention relates to memory devices.

Известно устройство, содержащее ёщресный накопитель с адресными и разр дными цеп ми, регистр слова, блоки кодировани и декодировани и в нем используютс корректирующие коды 11.A device containing a vertical drive with address and bit chains, a word register, coding and decoding blocks and using correction codes 11 is known.

Недостаткс1ми этого устройства вл ютс сложность построени блоков кодировани и декодировани и недостаточно высока достоверность контрол .The disadvantage of this device is the complexity of building the coding and decoding blocks and the control reliability is not high enough.

Наиболее близким по технической сущности к предлагаемому вл етс устройство, содержащее блок считывани информации, блок ввода информации , блок оперативной , блок сравнени ,блок вывода информации , а также дополнительный блок ввода информации ,2.The closest in technical essence to the present invention is a device comprising an information reading unit, an information input unit, an operational unit, a comparison unit, an information output unit, as well as an additional information input unit, 2.

Недостатками этого устройства вл ютс необходимость вновь вводит эталонную информацию в блок оперативной пам ти перед последующей проверкой после выключени устройства , что снижает быстродействие устройства, а также низка достоверность контрол вследствие отсутстви контрол правильности обращени по адресу в блок оперативной пам ти и отсутстви анализа неисправностей .The disadvantages of this device are the need to re-enter the reference information in the RAM block before further checking after turning off the device, which reduces the speed of the device, as well as the low reliability of the control due to the lack of control of correctness of address access to the RAM block and the absence of fault analysis.

Цель изобретени - повышение быстродействи устройства и достоверности контрол .The purpose of the invention is to increase the speed of the device and the reliability of the control.

Поставленна цель достигаетс тем, что в устройство дл контрол блоков посто нной пам ти, содержа0 щее блок управлени , регистр числа первый регистр адреса, сумматор и блок контрол по модулю три, причем первые входы регистра числа и первого регистра адреса соединены с од5 ними из выходов блока управлени , одни из входов которого подключены соответственно к выходу сумматора и к выходу блока контрол по модулю три, второй вход первого регистра The goal is achieved by the fact that the device for monitoring the blocks of the permanent memory, containing the control unit, the number register, the first address register, the adder and the modulo control unit are three, the first inputs of the number register and the first address register being connected to one of the outputs control unit, one of the inputs of which are connected respectively to the output of the adder and to the output of the control unit modulo three, the second input of the first register

0 адреса и второй вход и первый выход регистра числа соединены соответственно с адресным входом и с числовыми входом и выходом устройства, введены накопитель, схема поразр д5 ного сравнени , регистр результатов сравнени , шифратор, элементы И, элементы ИЛИ, второй регистр адреса , счетчик и формирователь сигналов циклического обращени , причем 0 addresses and the second input and the first output of the number register are connected respectively to the address input and to the numerical input and output of the device, the drive, the comparison scheme, the comparison result register, the encoder, the AND elements, the OR elements, the second address register, the counter and cyclic inverter, and

0 входы первого элемента ИЛИ подключены соответственно к выходу первого элемента И, к выходу второго элемента И и к выходу третьего элемента И и первоглу входу схемы поразр дного сравнени , выход первого элемента ИЛИ соединен с первым входом накопител , второй вход которого, первые входы первого и второго элементов И и вход счетчика подключены соответственно к другим выходам блока управлени , выход счетчика соединен со входом формировател сигналов циклического обращени , выход которого и первый выход схемы поразр дного сравнени подключены соответственно к другим входам блока управлени , второй выход схемы поразр дного сравнени соединен со входом регистра результатов сравнени , выход которого подключен ко входу шифратора, выходу которого соединён со вторым входом первого элемента И, второй вход второго элемента И подключен к выходу второго элемен ра адреса, вход которого соединен с первым выходом первого регистра адреса, второй выход которого подключен к первы1 входам третьего элемента И и блока контрол по модулю три, второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход третьего элемента И подключен ко второму выходу регистра числа, третьи вход и выход которого соединены соответственно с выходом накопител , вторым входом схемы поразр дного сравнени и первыми входамр второго и третьего элементов ИЛИ и со вторыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ подключен ко вход cyм aтopa.0 the inputs of the first element OR are connected respectively to the output of the first element AND, to the output of the second element AND and to the output of the third element AND to the primary input of the one-way comparison circuit, the output of the first element OR is connected to the first input of the storage device, the second input of which, the first inputs of the first and The second elements And and the input of the counter are connected respectively to the other outputs of the control unit, the output of the counter is connected to the input of the cyclic conversion signal generator, the output of which and the first output of the bit comparison circuit Connected respectively to other inputs of the control unit, the second output of the one-bit comparison circuit is connected to the input of the comparison results register, the output of which is connected to the input of the encoder, the output of which is connected to the second input of the first And element, the second input of the second And element is connected to the output of the second address element whose input is connected to the first output of the first address register, the second output of which is connected to the first 1 inputs of the third And element and the modulo control unit three, the second input of which is connected to the output m of the third element OR, the second input of the third element AND is connected to the second output of the number register, the third input and output of which are connected respectively to the output of the accumulator, the second input of the bit comparison circuit and the first inputs of the second and third OR elements and the second inputs of the second and third elements OR, the output of the second element OR is connected to the input of the cim atopa.

На чертеже приведена функциональна схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.

Устройство содержит блок 1 управлени , формирователь 2 сигналов циклического обращени , накопитель 3 полупосто нного типа, схему 4 поразр дного сравнени , регистр 5 результатов сравнени , шифратор б, первый 7 и второй 8 элементы И, первый элемент 9 ИЛИ, третий элемент 10 И, регистр 11 числа, первый регистр 12 адреса, второй 1.3 и третий 14 элементы ИЛИ, сумматор 15, блок 16 контрол по модулю три, второй регистр 17 адреса и счетчик 18.The device comprises a control unit 1, a cyclic inverter shaper 2, a semi-permanent type drive 3, a bitwise comparison circuit 4, a comparison result register 5, an encoder b, the first 7 and the second 8 And elements, the first element 9 OR, the third element 10 And, register 11 numbers, the first register 12 addresses, the second 1.3 and the third 14 elements OR, the adder 15, the control unit 16 modulo three, the second register 17 addresses and the counter 18.

Первые входы регистра 11 числа и первого регистра 12 адреса соединены с одними из выходов блока 1 управлени , одни из входов которого подключены соответственно к выходу сумматора 15 и к выходу блока 16 контрол по модулю три. Второй вход первого регистра 12 адреса и второй вход и -первый выход регистра 11 числа соединены соответственно с адресным входом и с числовым входом и выходом устройГстэа . Входы первого элемента 9 ИЛИ подключены соответственно к выходу первого элемента 7 И, к выходу второго элемента 8 И и к выходу третьего элемента 10 И и первому вхое ду схемы 4 поразр дного сравнени . Выход первого элемента 9 ИЛИ соединен с первым входом накопител 3, второй вход которого, первые входы первого 7 и второго 8 элементов Q И и вход счетчика 18 подключены соответственно к другим выходам блока 1 управлени . Выход счетчика 18 соединен со входом формировател 2 сигналов циклического обращени , выход которого и первый выход схемы 4 поразр дного сравнени подключены соответственно с другими входами блока 1 управлени . Второй выход схемы 4 поразр дного сравнени соединен со входом регистра 5 0 результатов сравнени , выход которого подключен ко входу шифратора 6, выход которого соединен со вторым входом первого элемента 7 И. Второй вход второго элемента 8 И подключен к выходу второго регистра 17 адреса, вход которого соединен с первым выходом первого регистра 12 адреса, второй выход которого подключен к первым входам третьего « элемента 10 И и блока контрол 16 по модулю три, второй вход которого соединен с выходом третьего-элемента ИЛИ 14. Второй вход третьего элемента 10 И подключен ко второму выходу регистра 11 числа, третьи вход и выход которого соединены соответственно с выходом; накопител 3, вторым входом схемы 4 поразр дного сравнени и первыми входами второго 13 и третьего 14 элементов ИЛИ и со вторыми входами второго 13 и третьего 14 элементов ИЛИ. Выход второго элемента 13 ИЛИ подключен ко- входу сумматора 15.The first inputs of the register 11 of the number and the first register of the address 12 are connected to one of the outputs of the control unit 1, one of the inputs of which is connected respectively to the output of the adder 15 and to the output of the control unit 16 modulo three. The second input of the first register 12 of the address and the second input and the first output of the register 11 numbers are connected respectively to the address input and to the numerical input and output of the device. The inputs of the first element 9 OR are connected respectively to the output of the first element 7 AND, to the output of the second element 8 AND and to the output of the third element 10 AND and the first input of the bitwise comparison circuit 4. The output of the first element 9 OR is connected to the first input of the accumulator 3, the second input of which, the first inputs of the first 7 and second 8 elements Q I and the input of the counter 18 are connected respectively to the other outputs of the control unit 1. The output of the counter 18 is connected to the input of the former 2 cyclic inversion signals, the output of which and the first output of the bitwise comparison circuit 4 are connected to the other inputs of the control unit 1, respectively. The second output of circuit 4 of bitwise comparison is connected to the input of the register 5 0 of the comparison results, the output of which is connected to the input of the encoder 6, the output of which is connected to the second input of the first element 7 I. The second input of the second element 8 I is connected to the output of the second register 17 address, input which is connected to the first output of the first register 12 of the address, the second output of which is connected to the first inputs of the third "element 10 I and the control unit 16 modulo three, the second input of which is connected to the output of the third element OR 14. The second input of the third element 10 And connected to the second output of the register 11 numbers, the third input and output of which are connected respectively to the output; the storage unit 3, the second input of the circuit 4 of the same comparison and the first inputs of the second 13 and third 14 OR elements and with the second inputs of the second 13 and third 14 OR elements. The output of the second element 13 OR is connected to the input of the adder 15.

Устройство работает следующим 5 образо;у1.The device operates in the following 5 ways; y1.

В режиме контрол информаци , соответствующа хранимой в провер емом блоке посто нной пам ти, через регистр 11 числа и третий элеQ мент 10 И поступает на вход первого элемента 9 ИЛИ и вместе с кодами адресов записываютс в накопитель 3. После этого по управл ющим сигналам из блока 1 управлени информаци считываетс из накопител 3 и поступает дл контрол на регистр 11 числа, а также сумматор 15 и блок 16 контрол по молулю три.In the monitoring mode, the information corresponding to the fixed memory stored in the block to be checked through the 11th register and the third element 10 And enters the input of the first element 9 OR and, together with the address codes, is written to the drive 3. Thereafter, by control signals from The control information block 1 is read from accumulator 3 and is fed for control to the register of the 11th number, as well as the adder 15 and the control block 16 for mole three.

Описанные операции составл ют 60 подготовительный этап режима контрол и производ тс однократно дл провер емых блоков посто нной пам ти с одинаковой информацией.The described operations make up the 60 preparatory stage of the monitoring mode and are performed once for the checked blocks of the permanent memory with the same information.

Claims

Then the information from the checked 65 block of the permanent memory through the register 11 of the number is fed through the second element 13 OR to the adder 15, which allows to sum the incoming information and compare the obtained sum with the control; through the third element 14 OR to block 16 controls modulo three, and the address code from the register 12 of the address arrives at it. In accordance with the signals from control unit 1, the module is monitored modulo three for both the numbers and the address of the information received. In addition, control unit 16 modulo three controls information contained in drive 3; on circuit 4 p of the bit comparison, from the output of the third element 10 I. Circuit 4 of bitwise comparison is performed by controlling the exclusion of an error. The control unit 1, on a fault signal, at least one of its inputs generates a signal Fault. By this signal, the code from the first register 12 of the address goes to the second register 17 of the register, which fixes the malfunctions, and the register 5 of the comparison results transmits the information from the 4-by-bit comparison circuit. From the register 5 of the results of the comparison, information is given to the encoder b, generating the code of faulty bits, which through the first element 7 goes to the first element 9 OR and is written to the drive 3. At the same time, the code of the address of the fault through the second element 8 goes to the input of the first element 9 OR, the same is written to the drive 3. After this, the control unit 1 makes a call to the subsequent addresses until the next fault signal appears. Thus, the correctness of the information entered in the checked memory block and its operability is monitored. All identified fault addresses, together with the codes of faulty bits, are recorded in the accumulator 3. After complete control of the fixed memory block, the control unit 1 automatically accesses the block being checked by fault addresses, which are read from accumulator 3. In this case, the address is repeatedly accessed, which is performed by the shaper of the 2 cyclic circulation signals. The number of hits is determined by the counter 18. Such additional checking allows detecting random failures, reducing systematic failures to constant ones and leaving the memory of the drive with 3 addresses of only really faulty numbers and codes of faulty bits. In the fault analysis mode, the 3 pes / signals accumulator from control unit 1 generates malfunctioning address codes with information about malfunctioning bits, which allows you to quickly determine the causes and location of the malfunction of the checked memory block. The technical advantage of the proposed device is that it significantly reduces the time for checking the blocks of the fixed memory by automating the operations of monitoring, fixing and analyzing faults and, thus, has a higher speed than the known one. At the same time, the reliability of the control is significantly increased by applying various methods of checking the operability of both the tested block and the monitoring device. Claims An apparatus for monitoring fixed memory units comprising a control unit, a number register, a first address register, an adder and a control unit modulo three, wherein the first inputs of the number register and the first address register are connected to one of the outputs of the control unit, one of the inputs which are connected respectively to the output of the adder and to the output of the control unit modulo three, the second input of the first address register and the second input and the first output of the number register are connected respectively to the address input and to the numeric input and device output, characterized in that, in order to improve device performance and control reliability, it contains a drive, a bitwise comparison scheme, a comparison results register, an encoder, AND elements OR elements of the second address register, a counter and a cyclic inverter, and the first element OR is connected respectively to the output of the first element AND, to the output of the second element AND and to the output of the third element AND to the first input of the bit comparison circuit, the output of the first element OR oyed accumulate with the first input, the second input of which, the first moves of the first and second elements and the input of the counter are connected respectively to other outputs of the control unit, the output of the counter is connected to the input of the inverter and the first output of the comparison circuit is connected to the other the inputs of the control unit, the second output of the bitwise comparison circuit is connected to the input of the register of the comparison results, the output of which is connected to the input of the encoder, the output of which is connected to the second eye input of the first element And, the second input of the second element And connected to the output of the second address register, the input of which is connected to the first output of the first address register, the second output of which is connected to the first inputs of the third element And control unit modulo three, the second input which is connected to the output of the third element or, the second input of the third element I is connected to the second output of the number register, the third input and output of which are connected respectively to the output of the accumulator, the second input of the one-way comparison circuit and the first input Dami of the second and third elements OR, and with the second inputs of the second and third elements OR, the output of the second element OR is connected to the input of the adder. Sources of information taken into account in the examination 1. Automation and Remote Control, 1974, № 7, p. 155-171.

2. USSR author's certificate number 584338, cl. G 11 C 29/00, 1977 (prototype).