SU360723A1

SU360723A1 - RECORDING DEVICE

Info

Publication number: SU360723A1
Application number: SU1433947A
Authority: SU
Original assignee: Ю. А. Марьин

Description

Изобретение относитс к вычислительной технике и .может быть иснользозаио в устройствах Д1;скретиого действи иг логических элементах с едииичныли временными задержками сигнала на выходе относительно момента поступлени его на вход.The invention relates to computing technology and can be used in D1 devices; the action is interrupted by logic elements with single time delays in the output signal relative to the moment it arrives at the input.

Известно пересчетное устройство, содержащее логические элементы с временными задержками выход|1Ых сигналов относительно входных, образующие не менее двух последователь 1Ь1х регистров, имеющих разное число разр дов, с выходным логическим элемeнтo ; соедине -: выход старшего разр да каждого регистра. Однако в известиом устройстве кажда кольцева нересчетна схема использует столько разр дов в регистре, сколько соответствует собственному периоду регистра; в результате устройство получаетс слишком сложным.A scaling device is known that contains logic elements with time delays; the output of | 1x signals relative to input ones, which form at least two successors of 1x1 registers having a different number of bits, with an output logic element; connect -: the output of the high bit of each register. However, in a known device, each ring-irreducible scheme uses as many bits in a register as it corresponds to its own register period; as a result, the device gets too complicated.

В предлагаемом устройстве, с целью его упрон1ен 1 . каждыГ разр д регистра имеет запрещающую обратную сз зь с входом младшего разр да своего регистоа.In the proposed device, with the aim of his upron1. Each register bit has a prohibitive feedback to the low-order bit of its register.

Иа чертеже представлена функциональна Ia the drawing is represented functional

1 и -Л имеющих разное разр дов , представл ющих логические элкмер ты /,, /2 и 2i с временными задержками выходных сигналов относнтель1 о входных, и выходной логический 3, подсоедииениый к выходу старшего разр да каждого регнстра по схеме «И. Каждый разр д регпстров имеет запрещающую обратную св зь с входом младщего разр да своего регнстра, образу схему «И - НЕТ. Такое соединение обеспечнвает пере.множснпе простых сомножителей чисел, в которых выражаютс периоды повторени импулвсов каждого регистра, если эти сомиожителн не вл ютс обииши дл 1 and -L with different bits, representing logical logic / / / 2 and 2i with time delays in the output signals relative to the input, and output logic 3, connected to the high-order output of each regnstra according to the “I. Each bit of regregstr has a prohibitive feedback to the input of the youngest bit of its regnstra, forming an “AND - NO. Such a connection provides multiply simple factors for the numbers in which the repetition periods of the impulses of each register are expressed, if these sosymptomatic ones are not an indication for

них.of them.

При включении на все вход), элементов регистров / Н 2 подаютс тактовые импульсы or генератора (на чертеже не показан). Прп этом все разр ды устапав.чпваютс в нулевоеWhen switched on at all inputs), the elements of the registers / H 2 are given the clock pulses or of the generator (not shown in the drawing). This all the bits are set to zero.

состо ние, характеризуемое отсутствием импульсов па выходе.a state characterized by the absence of pulses on the output.

Дл установленн разр да в сост() :.-динииы необходимо присутствие на его входе импульсов. Постуиаюшие такто1 ые импульсы за счет единичиоГ) задержки в каждом разр де и заирещаюи1,ей обратной иадаютс с выходом всех разр дов на вход иулевого разр да, соответственно элементов Л Н 2,. На выходе этого разр да через едпнпчнын период по вл етс сигнал ед1ипи1Ы. так как отсутствуют сигиалы от тех разр дов регистра , которые подключены к его входу запретом .For the set bit position (): .- dynium, the presence of pulses is necessary at its input. The postaking clock pulses are due to the unification of the delays in each bit and overlap1, it goes back to the output of all bits to the input and zero bit, respectively, of the elements LN 2 ,. At the output of this bit, a single signal appears in the unit period. since there are no sigals from those bits of the register that are connected to its input by a ban.

В момепт по влени этого сигиала на выходов всех разр дов вновь направл ютс на вход нулевого разр да, однако на выходе элементов /1 и 2i этого разр да в следующий единичный момент времени импульса не будет , так как присутствует один запрещающий сигнал с выхода нулевого разр да. Еще через один единичный временный интервал, определ емый частотой тактовых импульсов и согласованный с ней величиной запаздывани сигнала в линии задержки логического элемента, установитс следующий разр д регистра , через каждый единичный временный интервал сигнал единицы будет по вл тьс на всех разр дах с периодом г, -г/, где п - количество разр дов в регистре.At the moment of the occurrence of this sigial, the outputs of all bits are again sent to the zero-bit input, however, the output of the 1 / 2i elements of this bit will not have a pulse at the next unit time since there is one inhibitory signal from the zero-bit output Yes. After another single time interval determined by the clock frequency and matched with the value of the signal delay in the delay line of the logic element, the next register bit will be set, after each unit time interval the unit signal will appear on all bits with a period r, -r /, where n is the number of bits in the register.

Так как периоды повторени в каждом регистре различны, то совпадение импульсов на входе выходного элемента 3 будет происходитьSince the repetition periods in each register are different, the coincidence of the pulses at the input of the output element 3 will occur

реже, чем врем циркул ции импульса в регистре , если периоды выражаютс числами, не содержащими общих множителей.less often than the pulse circulation time in the register, if the periods are expressed by numbers that do not contain common factors.

Таким образом ири значительном уирощеНИИ устройства обеспечиваетс его функционирование .In this way, the operation of the device is ensured at a significant level.

Предмет изобретени Subject invention

Пересчетное устройство, содержащее логические элементы с временными задержками выходных сигналов относительно входных, образующие не менее двух последовательных регистров , имеющих разное число разр дов, причем с выходным логическим элементом соедииен выход старщего разр да каждого регистра , отличающеес тем, что, с целью упрощени устройства, каждый разр д регистра имеет запрещающую обратную св зь с входом младшего разр да своего регистра.A scaling device containing logic elements with time delays of the output signals relative to the input, forming at least two consecutive registers having a different number of bits, and the output of the high-order bit of each register, with the purpose of simplifying the device, each register bit has prohibitive feedback to the low-order input of its register.

J1J1

1one