SU351214A1

SU351214A1 - SUMMATOR OF PARALLEL ACTION

Info

Publication number: SU351214A1
Application number: SU1455442A
Authority: SU
Original assignee: Б. М. Власов

Description

Изобретение относитс к области цифровой вычислительной техники и может быть использовано в арифметических устройствах электронных цифровых вычислительных машин ., The invention relates to the field of digital computing and can be used in arithmetic devices of electronic digital computers.

В известных двухтактных сумматорах параллельного действи дл выполнени операций сложени (вычитани ) предусмотрены логические элементы дл передачи пр мого и обратного кодов на счетный вход накаплиБающего регистра, а также дл формировани сигналов поразр дного и сквозного переносов . В каждом двоичном разр де этих сумматоров необходимо иметь три элемента «И и два элемента «ИЛИ. Такой объем оборудовани в каждом разр де приводит к усложнению сумматора и снижает надежность его работы.In the known two-stroke parallel action adders for performing addition (subtraction) operations, logic elements are provided for transmitting forward and reverse codes to the counting input of the dump register, as well as for generating bitwise and pass-through signals. In each binary bit of these adders, it is necessary to have three elements “AND and two elements“ OR. Such a volume of equipment in each discharge leads to complication of the adder and reduces the reliability of its operation.

Цель изобретени - упрощение сумматора и повыщение надежности его работы.The purpose of the invention is to simplify the adder and increase the reliability of its operation.

Это достигаетс тем, что в нем шина сложени каждого разр да подключена к входу логического элемента «И, выход которого соединен с входом логического элемента «ИЛИ старшего разр да.This is achieved by the fact that in it the collapse bus of each bit is connected to the input of the AND gate, the output of which is connected to the input of the OR gate of the high bit.

регистра, логический элемент «ИЛИ 4, логический элемент «И 5 триггер 6 приемного регистра, логический элемент «И 7.register, the logical element “OR 4, the logical element“ AND 5 trigger 6 of the receiving register, the logical element “AND 7.

В состав сумматора также вход т: шина 8 разрешени выдачи кода накапливающего регистра на числовые шины, шина 9 сложени , шина 10 разрешени выдачи кода из приемного регистра, шина/У разрешени приема кода в приемный регистр с числовых шин, числовые шины 12.The adder also includes: bus 8 permits the issuance of a code accumulating the register on the number buses, bus 9 adding, bus 10 allowing the issuance of a code from the receiving register, bus / V permit receiving the code in the receiving register from the number tires, number buses 12.

Единичный выход триггера 3 подключен к одному входу логического элемента «И. Второй вход этого элемента св зан с шиной 8 резрешени выдачи кода. Иулевой выход триггера накапливающего регистра подключен к одному входу логического элемента «И 2, второй и третий входы которого соединены с шиной 9 сложени и единичным выходом триггера 6 приемного регистра. Выход логического элемента «И 2 подсоединен к входу логического элемента «ИЛИ следующего разр да. К другому входу логического элемента «ИЛИ 4 подключен выход логического элемента «И 5 соединенный по входам с шиной 10 разрешени выдачи кода из приемного регистра и единичным выходом триггера приемного регистра. Выход логического элемента «ИЛИ 4 соединен со счетным входом триггера 3 накапливающего регистра .The single output of trigger 3 is connected to one input of the logical element “I. The second input of this element is connected to the code output bus 8. The output of the trigger of the accumulating register is connected to one input of the logic element “AND 2, the second and third inputs of which are connected to the addition bus 9 and the single output of the trigger 6 of the receiving register. The output of the logic element “AND 2” is connected to the input of the logic element “OR of the next bit. To the other input of the logical element "OR 4" is connected the output of the logical element "AND 5" connected by inputs to the bus 10 for issuing a code from the receiving register and the single output of the trigger of the receiving register. The output of the logic element “OR 4” is connected to the counting input of the trigger 3 of the accumulating register.

К «единичному входу триггера 6 приемного регистра подключен выход логического элемента «Pi 7, соединенный но входам с шинами // и 12.To the "single input of the trigger 6 of the receiving register is connected to the output of the logic element" Pi 7, but connected to the inputs to the bus // and 12.

При выполнении операции сложени сумматор работает следующим образом.When performing the operation of addition, the adder works as follows.

Пусть в накапливающем регистре в триггерах 3 хранитс код первого слагаемого, а в приемный регистр занесено второе слагаемое. Оба числа положительные.Suppose that in the accumulating register in triggers 3 the code of the first term is stored, and the second term is entered in the receiving register. Both numbers are positive.

По первому временному такту осуществл етс операци сложени но модулю два. Дл этого на щину 10 подаетс имнульс. Если в триггере 6 любого разр да хранитс код единицы, то элемент «И 5 этого разр да открыт и на счетный вход триггера 3 поступает импульс, который производит инвертирование этого триггера.In the first time slot, the addition operation is performed but modulo two. For this, an impulse is applied to the shin 10. If the unit code is stored in the trigger 6 of any bit, the element “AND 5 of this bit is open and a pulse arrives at the counting input of the trigger 3, which inverts this trigger.

Далее выполн етс операци наложени кодов первого и второго слагаемых. Дл этого на щины S и 11 одновременно подаютс импульсы. В нриемном регистре получаетс результат наложени двух кодов (логическое сложение).Next, the operation of superimposing the codes of the first and second terms is performed. To this end, the threads S and 11 are simultaneously pulsed. In the adoptive register, the result of the superposition of two codes is obtained (logical addition).

На входах триггеров регистров имеютс элементы временной задержки импульсов (на схеме они не приведены).At the inputs of the register triggers there are elements of the pulse time delay (they are not shown in the diagram).

Дл формировани окончательного результата сложени на щину 9 подаетс импульс сложени . Если триггеры какого-либо разр да накапливающего и приемного регистров после первого временного такта наход тс в состо нии 01 («О хранитс в триггере накапливающего регистра, а «1 - в триггере приемного регистра), то в этом разр де вырабатываетс перенос в старщий разр д. Формирование переноса осуществл етс с помощью логического элемента «И 2. Имнульс сложени , поступающий на щину Я по цепи логнческих элементов «И 2, «ИЛИ 4 проходит па счетный вход триггера 3 старщего разр да и устанавливает его в нулевое или единичное состо ние . Если импульс сложени устанавливает триггер 3 в нулевое состо ние, из этого разр да вырабатьгваетс сигнал нереноса вIn order to form the final result of the addition, an addition impulse is applied to the bar 9. If the triggers of any bit of the accumulating and receiving registers after the first time cycle are in the state 01 ("O is stored in the accumulating register trigger, and" 1 - in the receiving register trigger), then the transfer is generated to the high resolution The formation of the transfer is carried out using the logic element "AND 2. The addition impulse arriving at the I bar along the circuit of the logical elements AND 2, OR 4 passes the counting input of high-order trigger 3 and sets it to zero or one state . If the addition pulse sets the trigger 3 to the zero state, a non-transfer signal to

следующий разр д. Когда же триггер 3 сигналом переноса устанавливаетс в единичное состо нне, то перенос в старщий разр д не вырабатываетс .the next bit. When the trigger 3 is set in a single state by the transfer signal, the transfer to the high bit is not generated.

После распространени сигнала переноса нз младщих разр дов в старщие в накапливающем регистре формируетс результат суммировани двух чисел, первоначально расположенных в накапливающем и нриемномAfter the propagation of the transfer signal by the low-order bits of the low-order bits to the older ones in the accumulating register, the result of summing up two numbers, initially located in the accumulating and receiving variable, is formed.

регистрах, а в приемном регистре хранитс результат логического сложени первого и второго слагаемых.registers, and the receiver register stores the result of the logical addition of the first and second terms.

Операци вычитани выполн етс аналогично операции сложени . Отличие в выполненииThe subtraction operation is performed similarly to the addition operation. Difference in performance

этих операций состоит лищь в том, что до первого временного такта на счетный вход триггеров приемного регистра подаетс импульс , который инвертирует код приемного регистра. Дл упрощени чертежа эта схемаThese operations consist in the fact that before the first time clock, a pulse is fed to the counting input of the triggers of the receiving register, which inverts the code of the receiving register. To simplify the drawing, this diagram

не приводитс .not listed.

Таким образом, нредложенный сумматор обеспечнвает выполнение операций сложени и вычитани при сокращении оборудовани по сравнению с известными устройствами. Дл Thus, the proposed adder provides addition and subtraction operations while reducing the equipment compared with the known devices. For

его построени требуетс только два элемента «И и один элемент «ИЛИ. Логические элементы «И / и 7 используютс во всех сумматорах , если осуществл етс параллельный прием кодов с числовых щин в приемный регистр и выдача кода из накапливающего регистра на числовые щины.its construction requires only two elements "AND and one element" OR. Logic elements And / and 7 are used in all adders if parallel reception of codes from numerical values to the receiving register and issuing a code from the accumulating register to numerical values is performed.

Предмет изобретени Subject invention

Сумматор параллельного действи , содержащий нриемный триггерный регистр, единичный выход каждого разр да которого соединен через логические элементы «И и «ИЛИ со счетным входом соответствующего разр да накаплнвающего триггерного регистра, отличающийс тем, что, с целью упрощени и новыщени надежности работы сумматора, в нем щина сложени каждого разр да подключена к входу логического элемента «И, выход которого соединен с входом логического элемента «ИЛИ старщего разр да.A parallel action adder containing an input trigger register, the unit output of each bit of which is connected via AND and OR gates with the counter input of the corresponding accumulator trigger register, characterized in that, in order to simplify and enhance the reliability of the adder, The sum of the bits of each bit is connected to the input of the AND gate, the output of which is connected to the input of the OR gate of the high bit.