SU240335A1

SU240335A1 - ARITHMETIC DEVICE OF PARALLEL ACTION

Info

Publication number: SU240335A1
Application number: SU1208881A
Authority: SU
Original assignee: Б. М. Власов

Description

Известны арифметические устройства, выполненные 1на логических эледментах и тритге .рах, IB которых дл вылолнени операций логическОГО сложени , логического умиожени , .выдачи 1КО|да на числовые ш«,ны вопользуютс отдельные логические схемы «И.Arithmetical devices are known, performed on logical derivations and triggers, IB of which for carrying out operations of logical addition, logical admonition, output of 1KO | yes to numeric wages, we use separate logical schemes "I.

Предложенное устройство отличаетс тем, НТО выход схемы «И, подключенной «о входу устаиоики «О триггера каждого разр да накапливающего регистра, соединен с входом схемы «И, ВЫХОД которой подключен ко входу схемы «ИЛИ, а -выход этой схемы «ИЛИ соединен с числовой шиной.The proposed device is different in that the UTR of the output of the AND circuit connected to the input of the device O of the trigger of each bit of the accumulating register is connected to the input of the AND circuit whose OUTPUT is connected to the input of the OR circuit, and the output of this OR circuit is connected to numeric bus.

Это позвол ет сократить объем оборудовани арифметического устройства и улучшить его характеристики.This makes it possible to reduce the amount of equipment of the arithmetic unit and improve its characteristics.

На фит. 1 представлена блок-схема арифметического устройства параллельного действи , где; / - накапливаюш,ий регистр; // - схема переноса; /// - схема передачи кода; IV-регистр слагаемого; V - схема выдачл 1кода на числовые шины; на фиг. 2 - функциональна схема п-го разр да афифметичеокото устройства, где: / - триггер накапливаюш,его .регистра /; 2 - триггер регистра слагаемого IV; 3-S -схемы 9, 10 - схемы «ИЛИ.On the fit. 1 is a block diagram of a parallel action arithmetic unit, where; / - accumulate, its register; // - transfer scheme; /// - code transfer scheme; IV register of the addendum; V - wiring diagram for 1 numeric bus; in fig. 2 is a functional diagram of the n-th bit of the afifmetical device, where: / - trigger accumulates, its register /; 2 - trigger register of the addendum IV; 3-S -circuits 9, 10 - schemes "OR.

Рассмотрим работу п-то разр да арифметинеского устройства пфн выполнении операции выдачи 1кода из накаиливающего -регистра на числовые шины.Let us consider the operation of the nth bit of an arithmetical pfn device performing the operation of issuing 1 code from the hot register to the number buses.

Дл выполнени этой операции необходимо подать на схему «И 5 потенциал, разрешающий выдачу кода на числовые шины ЧШ, и импульс выдачи кода из регистра слагаемого в сумматор на схему «И 8. Так ка-к в исходном положении триггер 2 приемного регистра слагаемого установлен в пулевое положение, то схема «И 8 будет открыта. В том случае, если приемный регистр не установлен в нулезое положение, то импульсы подаютс на схемы «И 7 и S однозременно. Им1пульсы с выходов схем «И 7, 8 через схему «ИЛИ 9 поступают на управл емый счетный вход триггера / (логические схемы «И , 4). Если вTo perform this operation, it is necessary to apply the “And 5 potential” circuit that allows the issuance of a code to numeric tires EW, and the pulse issuing the code from the register of the addendum to the adder to the “And 8” circuit. bullet position, the scheme "And 8 will open. In that case, if the receiving register is not set to the zero position, then the pulses are applied to the And 7 and S schemes simultaneously. The pulses from the outputs of the circuits "And 7, 8 through the circuit" OR 9 arrive at the controlled counting input of the trigger / (logic circuits "And, 4). If in

триггере / сохранилс код «нул , то импульс, поступивший со схемы «ИЛИ 9, пройдет через схему «И 3 на единичный вход триггера / и запишет в пего код «единицы. Так как с 1выхода схемы «И 4 на вход схемы «И 5the trigger / the code "zero" was saved, then the impulse received from the circuit "OR 9" will pass through the circuit "AND 3 to the single trigger input / and will write in the code the code" one. Since from the 1 output of the circuit “AND 4 to the input of the circuit“ AND 5

не иостуиало импульса, то и на числовую шину из рассматриваемого .разр да код не выдавалс . В том случае, если до прихода импульса со схе.мы «ИЛИ 9 в триггере / хранилс код «единицы, то импульс со схемыIf not a pulse of momentum, then the code was not issued to the numeric bus from the considered bit. In the event that, prior to the arrival of a pulse with the scheme “OR 9, the code“ one ”was stored in the trigger /, then the pulse from the circuit

«ИЛИ 9 постулит через схсму «И 4 на нулевой вход этого триггера и на схему «И 5 схемы выдачи кода на числовую шину. Другими словами, ко.д «единицы, хран щийс в триггере 7, будет выдан на числовую ш)ну.“OR 9 will postulate through the circuit“ AND 4 to the zero input of this trigger and to the circuit “AND 5 of the circuit for issuing the code to the numeric bus. In other words, the code that is stored in trigger 7 will be returned to the numeric w) well.

кода .Наскабливающего регистра, необходимо через схемы «И 7 и 8 н схему «ИЛИ 9 подать второй импульс, предварительно сн в со схемы «И 5 поте1ициал, разрешающий выдачу кода на числовую шину. Аналогично может быть выдано инверсное значение кода накапливающего регистра. При этом раз1реше1ние на выдачу кода необходимо дать на В1рем следовани второго такта или выполнить инвертирование реги1СТ1ра заранее.of the code for the punch-up register, it is necessary through the schemes “And 7 and 8 n the scheme“ OR 9 to give the second impulse, previously sent to the scheme “And 5 products, allowing the issuance of a code on the number bus. Similarly, the inverse of the accumulating register code can be issued. In this case, the resolution on the issuance of the code must be given at the next follow-up time or the inverse of the register is executed in advance.

Дл выполнени операции Л0гическо1го умножени необходимо подать импульс :на схему «PI 7 и разрешающий потенциал на схему «И 5 (счита , что исходные числа хран тс в накапливающем регистре и регистре слагаемого IB пр мых кодах). Результат ло1ГИ ческОГО умножени будет сразу же выдан на числовые шины. По второму такту, поступающему в ту же цепь (схема «И 7, схема «ИЛИ 9) происходит второе инвертирование кода накапливающего регистра, тем самым сохран етс исходное значение кода слагаемого .To perform the Logic Multiplication operation, it is necessary to apply a pulse: to the PI 7 circuit and the permissive potential to the AND 5 circuit (assuming that the initial numbers are stored in the accumulating register and the register of the IB addendum direct codes). The result of a simple multiplication will be immediately given out on the numeric tires. On the second cycle, which enters the same circuit (circuit “AND 7, circuit“ OR 9), the second inverting of the accumulating register code occurs, thereby preserving the initial value of the code of the addendum.

Операци логического умноже,ни кодов двух чисел выполн етс следующим образом. ( 10110001 - первое число, хран щеес iB на капливающем регистре 10001101-второе число, хран щеес в регистре The logical logical operation, neither the codes of two numbers, is performed as follows. (10110001 - the first number stored by iB on the accumulating register 10001101 - the second number stored in the register

I такт слагаемогоI measure cycle

00111100 - код числа в накапливающем регистре 10000001 -результат логического умножени 10110001 - код чнсла накапливающего регистра 00000000-код на числовой00111100 - the code of the number in the accumulating register 10000001 - the result of the logical multiplication 10110001 - the code of the number of the accumulating register 00000000-code on the numeric

П тактT tact

щинеshine

10001101 -код числа в регистре слагаемого10001101 - code of the number in the register of the summand

Предлагаема схема позвол ет выполнить операцию логического сложени , не ввод в состав устройства дополнительных логических элементов.The proposed scheme allows performing a logical addition operation, without adding additional logic elements to the device.

Операци логического сложени выполн етс следующим образом.The logical addition operation is performed as follows.

Числа дл логического сложени хран тс в накапливающем регистре и регистре слагаемого в пр мых «одах. Па врем следовани ишпульса первого такта разрещаетс выдача как из регистра слагаемого, так и из накапливающего регистра, т. е. на схему «И 5 подаетс разрещающий потенциал, а на схему «И 6 - импульс выдачи кода из регистра слагаемого. Дл выдачи кода из накапливающего регистра на схемы «И 7 и S одновременно подаетс импульс, который по цепи: схема «ИЛИ 9, схедма «И 4 (в том случае, если в тритгере 1 хранитс код «единицы), схема «И 5, схема «ИЛИ W передаетс на числовую шину. По цепи; схема «И 6, схама «ИЛИ 10 на числовую шину поступает в виде им1пульса код «единицы триггера 2. ТакимThe numbers for the logical addition are stored in the accumulating register and the register of the term in forward codes. At the time of the first clock cycle, the output is allowed from both the register of the addendum and the accumulating register, i.e., the resolving potential is applied to the AND5 circuit, and the AND6 circuit is given a pulse issuing the code from the addendum register. To issue a code from the accumulating register to the And 7 and S circuits, a pulse is simultaneously applied, which along the circuit: OR 9 circuit, AND 4 schema (if the unit is stored in tritger 1), And 5 schema The "OR W" scheme is transmitted to the word line. By chain; the scheme "And 6, sham" OR 10 to the numeric bus comes in the form of an impulse code "trigger unit 2. So

бразом, на числовой шине будет получен реультат логического сложени двух кодов. л восстановлени исходного кода накаплиающего регистра на схемы «И 7 и 8 подает второй импульс.In other words, on the numeric bus will be obtained the result of the logical addition of two codes. l restore the source code of the register register to the circuit "And 7 and 8 gives the second pulse.

Пример выполнени операции логического ожени кодоа 101100110 и 000110001.An example of performing a logical prediction operation of codecs 101100110 and 000110001.

101100110 - первое слагаемое, хран щеес в накапливающем регистре101100110 - the first item stored in the accumulating register

000110001 -второе слагаемое, хран щеес в рет „.,„гистре слагаемого000110001 - the second item stored in the ret.

J такт 010011001-кад числа в накапливающем регистреJ cycle 010011001-cad number in the accumulating register

101100110 - код числа, выданный на ЧШ из накапливаю щего регистра101100110 - the code of the number issued for the blackboard from the accumulating register

000110001 -код числа в регистре слагаемого000110001 - code of the number in the register of the addendum

000110001-код числа, выданный из регистра слагаемого на числовые шины000110001-code number, issued from the register of the addend on the numeric tires

101110111 - код числа, выдан ный на числовые шины из двух регистров - резульП такт I тат операции логического сложени 101110111 - number code, issued for numeric tires from two registers - result I tat operation of logical addition

401100110 - код числа в накапливающем регистре401100110 - the code of the number in the accumulating register

000000000 - код числа, выданный на числовую шину000000000 - number code issued to the number bus

000110001-код числа регистра слагаемого000110001-code of the register of the addend

Таким образом, предлагаемое устройство на двух логических элементах позвол ет выполнить четыре операции. Кажда из paccMOTpeiHных операций выполн етс за один такт.Thus, the proposed device on two logical elements allows performing four operations. Each of the paccMOTpeiH operations is performed in one clock cycle.

Предмет изобретени Subject invention

Ари;фметическое устройство параллельного действи , содержащее накапливающий регистр , регистр сла:гаемого, цйпи передачи кода из регистра слагаемого в на1капли1вающий регистр , схемы формировани переносов и цепи выдачи кода, выцо.чневные на триггерах с управл емым счетным входом и логических элементах «И и «ИЛИ, отличающеес тем, что, с целью упрощени , выход схемы «И,Ari; a parallel action device, containing an accumulating register, a registrar, a transmission code transfer from the register of the addendum to the accumulating register, hyphenation schemes and a code issuing circuit, triggered on triggers with a controlled counting input and logic elements "And "OR, characterized in that, for the purpose of simplification, the output of the circuit" AND

подключенной ко входу установки «О триггера каждого разр да накапливающего регистра , соединен со входом схемы «И, выход которой подключе|н ко входу схемы «ИЛИ, а выход этой схемы «ИЛИ соединен с число ислоба шинаconnected to the input of the installation “About the trigger of each bit of the accumulating register, is connected to the input of the circuit“ AND, whose output is connected to the input of the circuit “OR, and the output of this circuit“ OR is connected to the number of the bus

UJUj

Числова шина, п-го разр даChislovaya bus, n-th bit