RU2012049C1 - Device for solution of system of linear algebraic equations - Google Patents

Device for solution of system of linear algebraic equations Download PDF

Info

Publication number
RU2012049C1
RU2012049C1 SU4915869A RU2012049C1 RU 2012049 C1 RU2012049 C1 RU 2012049C1 SU 4915869 A SU4915869 A SU 4915869A RU 2012049 C1 RU2012049 C1 RU 2012049C1
Authority
RU
Russia
Prior art keywords
input
output
elements
inputs
group
Prior art date
Application number
Other languages
Russian (ru)
Inventor
В.П. Якуш
Н.А. Лиходед
В.В. Косьянчук
П.И. Соболевский
Original Assignee
Якуш Виктор Павлович
Косьянчук Виктор Васильевич
Лиходед Николай Александрович
Соболевский Павел Иосифович
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Якуш Виктор Павлович, Косьянчук Виктор Васильевич, Лиходед Николай Александрович, Соболевский Павел Иосифович filed Critical Якуш Виктор Павлович
Priority to SU4915869 priority Critical patent/RU2012049C1/en
Application granted granted Critical
Publication of RU2012049C1 publication Critical patent/RU2012049C1/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: device has first type computation unit which implements comparison of numbers by their absolute values, and n second type computing units which implements main arithmetic operations -- division, multiplication and subtraction where n is dimension of system of linear algebraic equations. Gauss-Jordan method with partial selection of leading element in columns of matrix is used in device design. EFFECT: increased precision. 2 cl, 4 tbl, 5 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов для решения систем линейных алгебраических уравнений. The invention relates to computer technology and can be used in high-performance specialized computers and signal processing devices for solving systems of linear algebraic equations.

Целью изобретения является повышение точности вычисления за счет выбора ведущего элемента по столбцам матрицы. The aim of the invention is to increase the accuracy of the calculation by selecting a leading element in the columns of the matrix.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 - структурная схема устройства для случая n= 3 и m= 1; на фиг. 3 - схема вычислительного модуля второго типа; на фиг. 4 - схема вычислительного модуля первого типа; на фиг 5 - схема коммутатора. In FIG. 1 shows a block diagram of a device; in FIG. 2 is a block diagram of a device for the case n = 3 and m = 1; in FIG. 3 is a diagram of a computing module of the second type; in FIG. 4 is a diagram of a computing module of the first type; Fig 5 is a diagram of a switch.

Устройство для решения систем линейных алгебраических уравнений (фиг. 1) содержит информационный вход 1, настроеные входы 2-8, синхровход 9, вычислительный модуль 10 второго типа, вычислительные модули 11i (i=

Figure 00000001
) первого типа и выход 12.A device for solving systems of linear algebraic equations (Fig. 1) contains information input 1, tuned inputs 2-8, clock input 9, computing module 10 of the second type, computing modules 11 i (i =
Figure 00000001
) of the first type and output 12.

Вычислительный модуль 10 второго типа (фиг. 3) содержит информационный вход 13, первый 14 и второй 15 настроечные входы, синхровход 16, первый узел 17 задержки, регистр 18, узел 19 сравнения, второй узел 20 задержки, триггеры 21-24, группы 25-30 элементов И, элементы И 31-39, группы 40 и 41 элементов ИЛИ, элементы ИЛИ 42-45, элементы НЕ 46, 47, 481 и 482 и выход 49.Computing module 10 of the second type (Fig. 3) contains information input 13, first 14 and second 15 tuning inputs, sync input 16, first delay node 17, register 18, comparison node 19, second delay node 20, triggers 21-24, groups 25 -30 elements AND, elements AND 31-39, groups 40 and 41 of OR elements, elements OR 42-45, elements NOT 46, 47, 48 1 and 48 2 and output 49.

Вычислительный модуль 11 первого типа (фиг. 4) содержит информационный вход 50, первый 51, второй 52, третий 53, четвертый 54 и пятый 55 настроечные входы, синхровход 56, четвертый 57 и первый 58 узлы задержки, регистр 59, второй узел 60 задержки, регистр 61, третий узел 62 задержки, делитель 63, умножитель 64, вычитатель 65, коммутатор 66, триггеры 67-73, пятый 74, шестой 75, седьмой 76 узел задержки, группы 77-88 элементов И, элементы И 89-101, группы 102-106 элементов ИЛИ, элементы ИЛИ 107 и 108, элементы НЕ 109-113, элемент 114, информационный выход 115, первый 116, второй 117, третий 118 и четвертый 119 настроечные выходы. Computing module 11 of the first type (Fig. 4) contains information input 50, first 51, second 52, third 53, fourth 54 and fifth 55 tuning inputs, clock input 56, fourth 57 and first 58 delay nodes, register 59, second delay node 60 , register 61, third delay node 62, divider 63, multiplier 64, subtractor 65, switch 66, triggers 67-73, fifth 74, sixth 75, seventh 76 delay node, groups 77-88 elements AND, elements I 89-101, groups 102-106 of OR elements, OR elements 107 and 108, elements NOT 109-113, element 114, information output 115, first 116, second 117, third 118 and fourth 119 th tuning outputs.

Коммутатор 66 (фиг. 5) содержит первый 120 и второй 121 входы, узел 122 сравнения, группы элементов И 123-126, группы элементов ИЛИ 127 и 128, элемент НЕ 129, первый 130, второй 131 и третий 132 выходы. The switch 66 (Fig. 5) contains the first 120 and second 121 inputs, node 122 comparison, group of elements And 123-126, group of elements OR 127 and 128, element NOT 129, first 130, second 131 and third 132 outputs.

Вычислительный модуль 10 второго типа обладает возможностью реализации следующих функций:
Aj+1=

Figure 00000002
Figure 00000003
Figure 00000004
, где bj= aj-1, если ( αj-1, βj-1 )= (1, 1)V
( αj-1, βj-1, γj-1 )= (1, 0, 1)V
( αj-1, βj-1, γj-n-2 )= (0, 0, 1),
γj=
Figure 00000005
Figure 00000006
Figure 00000007
,
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
Figure 00000012
где aj - значение на информационном входе на j-м такте вычислительного модуля;
αjиβj - значения соответственно на первом и втором настроечных входах на j-м такте вычислительного модуля;
Aj+1 - значение на выходе на (j+1)-м такте вычислительного модуля.The computing module 10 of the second type has the ability to implement the following functions:
A j + 1 =
Figure 00000002
Figure 00000003
Figure 00000004
, where b j = a j-1 , if (α j-1 , β j-1 ) = (1, 1) V
(α j-1 , β j-1 , γ j-1 ) = (1, 0, 1) V
(α j-1 , β j-1 , γ jn-2 ) = (0, 0, 1),
γ j =
Figure 00000005
Figure 00000006
Figure 00000007
,
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
Figure 00000012
where a j is the value at the information input on the j-th clock of the computing module;
α j and β j are the values, respectively, at the first and second tuning inputs on the j-th clock of the computing module;
A j + 1 is the value at the output at the (j + 1) -th clock cycle of the computing module.

Вычислительный модуль первого типа обладаети возможностью реализации функций
Uj+2n+2= Uj ;
Vj+2n+2= Vj;
Wj+2n+2= ωj;

Figure 00000013
Figure 00000014
Figure 00000015
Figure 00000016
(
Figure 00000017
Figure 00000018
Figure 00000019
Figure 00000020
где Uj, Vj, ωj и εj - значение соответственно на первом, втором, третьем и четвертом настроечных входах на j-м такте вычислительного модуля, Uj, Vj, Wj и Ej - значения соответственно на первом, втором, третьем и четвертом настроечных выходах на j-м такте вычислительного модуля,
Figure 00000021
Figure 00000022
Figure 00000023
Figure 00000024
Figure 00000025
Figure 00000026
Figure 00000027
где fj= dj-1-bj-1 cj-1, если α5 j-1= (0, 1, 0, 0)V
α6 j-1 = (0, 0, 1, 0) V α7 j-1 = (0, 0, 0, 0, 1),
bj-1= dj-2/dj-n-4, если α2 j-2= (1, 1, 0),
Figure 00000028
Figure 00000029
Figure 00000030
,
Figure 00000031
и
Figure 00000032
Figure 00000033
0
Figure 00000034

Figure 00000035
Figure 00000036
Figure 00000037
Figure 00000038
Figure 00000039
Figure 00000040
Figure 00000041
Figure 00000042

Figure 00000043
Figure 00000044
Figure 00000045
Figure 00000046
Figure 00000047

Figure 00000048
Figure 00000049
Figure 00000050
Figure 00000051
Figure 00000052
Figure 00000053
Figure 00000054
,
Pj =
Figure 00000055
,
Figure 00000056
Figure 00000057
Figure 00000058
Figure 00000059
где
τ j 1 = α j 1 +1= (uj, vj, ωj)= (1,1,1), ,
τ j 2 = α j 2 +1= (uj, vj, ωj)= (1,1,0), ,
τ j 3 = α j 3 +1= (uj, vj, ωj)= (1,0,0), ,
τ j 4 = α j 4 +1= (uj, εj)= (0,1), ,
τ j 5 = α j 5 +1= (uj, vj, ωj,εj)= (0,1,0,0), ,
τ j 6 = α j 6 +1= (uj, vj, ωj,εj)= (0,0,1,0), ,
τ j 7 = α j 7 +1= (uj, vj, ωj,εj,φj-n-1)= (0,0,0,0,1), , где aj - значение на информационном входе на j-м такте вычислительного модуля;
Aj+1 - значение на информационном выходе на (j+1)-м такте вычислительного модуля.The computing module of the first type has the ability to implement functions
U j + 2n + 2 = U j ;
V j + 2n + 2 = V j ;
W j + 2n + 2 = ω j ;
Figure 00000013
Figure 00000014
Figure 00000015
Figure 00000016
(
Figure 00000017
Figure 00000018
Figure 00000019
Figure 00000020
where U j , V j , ω j and ε j are the values at the first, second, third and fourth tuning inputs, respectively, at the jth clock of the computing module, U j , V j , W j and E j are the values at the first, respectively second, third and fourth tuning outputs on the j-th clock of the computing module,
Figure 00000021
Figure 00000022
Figure 00000023
Figure 00000024
Figure 00000025
Figure 00000026
Figure 00000027
where f j = d j-1 -b j-1 c j-1 if α 5 j-1 = (0, 1, 0, 0) V
α 6 j-1 = (0, 0, 1, 0) V α 7 j-1 = (0, 0, 0, 0, 0, 1),
b j-1 = d j-2 / d jn-4 if α 2 j-2 = (1, 1, 0),
Figure 00000028
Figure 00000029
Figure 00000030
,
Figure 00000031
and
Figure 00000032
Figure 00000033
0
Figure 00000034

Figure 00000035
Figure 00000036
Figure 00000037
Figure 00000038
Figure 00000039
Figure 00000040
Figure 00000041
Figure 00000042

Figure 00000043
Figure 00000044
Figure 00000045
Figure 00000046
Figure 00000047

Figure 00000048
Figure 00000049
Figure 00000050
Figure 00000051
Figure 00000052
Figure 00000053
Figure 00000054
,
P j =
Figure 00000055
,
Figure 00000056
Figure 00000057
Figure 00000058
Figure 00000059
Where
τ j 1 = α j 1 +1 = (u j , v j , ω j ) = (1,1,1),,
τ j 2 = α j 2 +1 = (u j , v j , ω j ) = (1,1,0),,
τ j 3 = α j 3 +1 = (u j , v j , ω j ) = (1,0,0),,
τ j 4 = α j 4 +1 = (u j , ε j ) = (0,1),,
τ j 5 = α j 5 +1 = (u j , v j , ω j , ε j ) = (0,1,0,0),,
τ j 6 = α j 6 +1 = (u j , v j , ω j , ε j ) = (0,0,1,0),,
τ j 7 = α j 7 +1 = (u j , v j , ω j , ε j , φ jn-1 ) = (0,0,0,0,1) ,, where a j is the value at the information input on the j-th clock of the computing module ;
A j + 1 is the value at the information output at the (j + 1) -th cycle of the computing module.

Рассмотрим работу вычислительных модулей второго и первого типа. Consider the work of computing modules of the second and first type.

Вычислительный модуль 10 второго типа работает в четырех режимах, которые задаются комбинацией управляющих сигналов αиβ , подаваемых соответственно на входы 14 и1 5. The computing module 10 of the second type operates in four modes, which are set by a combination of control signals α and β, supplied respectively to the inputs 14 and 15.

В первом режиме ( α, β )= (1, 1), на выходе элемента И 35 формируется единичный сигнал, который открывает элемент И 32. При этом через элементы И 32 и ИЛИ 42 тактовый импульс подается на синхровод регистра 18, что обеспечивает запись в регистр 18 элемента а, подаваемого на вход 13. Узел 17 задержки содержит n+1 последовательно соединенных регистров. Информация из регистров 17i(i=

Figure 00000060
) записывается в регистры 17i+1. Триггер 21 устанавливается в единичное состояние, единичный сигнал с выхода которого через элемент ИЛИ 45 открывает элементы И группы 29. Содержимое регистра 17n через элементы И группы 29 и ИЛИ группы 40 выдается на выход 49 вычислительного модуля 10. В триггерах 20j (j=
Figure 00000061
) происходит циклическая перезапись информации (элемент И 39 открыт).In the first mode (α, β) = (1, 1), a single signal is generated at the output of the And 35 element, which opens the And 32 element. At the same time, the clock pulse is fed through the And 32 and OR 42 elements to the register clock 18, which ensures recording in the register 18 of the element a supplied to the input 13. The delay unit 17 contains n + 1 series-connected registers. Information from registers 17 i (i =
Figure 00000060
) is written to the registers 17 i + 1 . The trigger 21 is set to a single state, the single signal from the output of which through the OR element 45 opens the AND elements of group 29. The contents of the register 17 n through the AND elements of the 29 and OR groups 40 are output to the output 49 of the computing module 10. In the triggers 20 j (j =
Figure 00000061
) there is a cyclic rewriting of information (element And 39 is open).

Во втором режиме ( α, β )= (1, 0), на выходе элемента И 36 формируетя единичный сигнал, который открывает элементы И 31, 34 и подается на входы элементов И группы 26. Входной элемент а, подаваемый на вход 13, сравнивается по модулю с содержимым регистра 18 в узле 19 сравнения. Если

Figure 00000062
< Рег. 18 >
Figure 00000063
≥
Figure 00000064
a
Figure 00000065
, то на выходе узла 19 сравнения формируется нулевой сигнал, который открывает элементы И группы 25.In the second mode (α, β) = (1, 0), a single signal is generated at the output of the And 36 element, which opens the And 31, 34 elements and is fed to the inputs of the And elements of group 26. The input element a supplied to the input 13 is compared modulo with the contents of the register 18 in the comparison node 19. If
Figure 00000062
<Reg. 18>
Figure 00000063
≥
Figure 00000064
a
Figure 00000065
, then at the output of the comparison node 19, a zero signal is formed, which opens the AND elements of group 25.

Входной элемент а через элементы И группы 25 и или группы 41 записывается в регистр 171. Содержимое регистров 17i (i=

Figure 00000066
) записывается в регистры 17i+1. Кроме того, нулевой сигнал с выхода узла 19 сравнения через элементы И 34 и ИЛИ 43 записывается в триггер 201. Содержимое триггеров 20i (i=
Figure 00000067
) записывается в триггеры 20i+1.The input element a through the AND elements of group 25 and or group 41 is recorded in the register 17 1 . The contents of the registers 17 i (i =
Figure 00000066
) is written to the registers 17 i + 1 . In addition, the zero signal from the output of the comparison node 19 through the AND 34 and OR 43 elements is recorded in the trigger 201. The contents of the triggers 20 i (i =
Figure 00000067
) is recorded in triggers 20 i + 1 .

Если

Figure 00000068
< Рег. 18 >
Figure 00000069
<
Figure 00000070
a
Figure 00000071
, то на выходе узла 19 сравнения формируется единичный сигнал, который подается на входы элементов И 31 и 34 и элементов И группы 26. Содержимое регистра 18 через элементы И группы 26 и ИЛИ группы 41 записывается в регистр 171. Входное данное а записывается в регистр 18 (тактовый импульс через элементы И 31 и ИЛИ 42 подается на синхровход регистра 18). Единичный сигнал с выхода узла 19 сравнения через элементы И 34 и ИЛИ 43 записывается в триггер 201. Триггер 22 устанавливается в единичное состояние, что обеспечивает выдачу содержимого регистра 17n+1 на выход 49.If
Figure 00000068
<Reg. 18>
Figure 00000069
<
Figure 00000070
a
Figure 00000071
, then at the output of the comparison node 19, a single signal is generated, which is fed to the inputs of the elements AND 31 and 34 and the elements AND of the group 26. The contents of the register 18 through the elements AND of the group 26 and OR of the group 41 are recorded in the register 17 1 . The input data a is recorded in register 18 (a clock pulse is supplied through the AND 31 and OR 42 elements to the clock input of register 18). A single signal from the output of the comparison node 19 through the elements AND 34 and OR 43 is recorded in the trigger 20 1 . The trigger 22 is set to a single state, which ensures the output of the contents of the register 17 n + 1 to the output 49.

В третьем режиме ( α, β )= (0, 0). На выходе элемента И 38 формируется единичный сигнал, который подается на вход элемента И 33 и на входы элементов И групп 27 и 30. Если триггер 20n+1 находится в единичном состоянии, то элемент И 33 открывается и разрешается запись входного данного а в регистр 18. Кроме того, открываются элементы И группы 27 и через элементы И группы 27 и ИЛИ группы 41 содержимое регистра 18 записывается в регистр 171. Информация из регистров 17i(i=

Figure 00000072
) записывается в регистры 17i+1. Если триггер 20n+1 находится в нулевом состоянии, то на выходе элемента НЕ 482 формируется единичный сигнал, который открывает элементы И группы 30. Входное данное записывается в регистр 171 через элементы И групп 30 и ИЛИ группы 41. На выход 49 вычислительного модуля 10 выдается содержимое регистра 17n+1.In the third mode, (α, β) = (0, 0). At the output of the And 38 element, a single signal is generated, which is fed to the input of the And 33 element and to the inputs of the And elements of groups 27 and 30. If the trigger 20 n + 1 is in a single state, the And 33 element is opened and the input of this input to the register is allowed 18. In addition, the AND elements of group 27 are opened, and through the AND elements of group 27 and OR of group 41, the contents of register 18 are recorded in register 17 1 . Information from registers 17 i (i =
Figure 00000072
) is written to the registers 17 i + 1 . If the trigger 20 n + 1 is in the zero state, then a single signal is generated at the output of the element NOT 48 2 , which opens the AND elements of group 30. The input data is written to the register 17 1 through the AND elements of groups 30 and OR of group 41. The output 49 of the computational module 10 displays the contents of the register 17 n + 1 .

В четвертом режиме ( α, β )= (0, 1). При этом на выходе элемента И 37 формируется единичный сигнал, который через элемент ИЛИ 44 открывает элемент И 39, что обеспечивает циклическую запись информации в триггерах 20i (i=

Figure 00000073
). Информация из регистров 17i (i=
Figure 00000074
) записывается в регистры 17i+1. Триггер 23 устанавливается в единичное состояние и открываются элементы И группы 28. Содержимое регистра 18 выдается через элементы И группы 28 и ИЛИ группы 40 на выход 49 вычислительного модуля.In the fourth mode (α, β) = (0, 1). At the same time, at the output of the And 37 element, a single signal is formed, which opens the And 39 element through the OR 44 element, which ensures cyclical recording of information in the triggers 20 i (i =
Figure 00000073
) Information from registers 17 i (i =
Figure 00000074
) is written to the registers 17 i + 1. The trigger 23 is set to a single state and the AND elements of group 28 are opened. The contents of the register 18 are issued through the AND elements of the 28 and OR groups 40 to the output 49 of the computing module.

Вычислительный модуль 11 первого типа работает в семи режимах, которые задаются комбинацией внешних управляющих сигналов u, v, ω, ε и внутреннего управляющего сигнала φ , который формируется только в седьмом режиме работы в результате сравнения чисел по модулю на выходе 132 узла сравнения в коммутаторе 66 (фиг. 5). Соответствующие значения управляющих сигналов uj, vj, ωj, εj и φj на j-м такте определяют управляющие сигналы αi j+1= τi j= (uj, vj, ωj, εj, φj), (i= 1,7), где i - номер режима работы, которые подаются на соответствующие логические элементы вычислительного модуля 11. Причем управляющий сигнал τi j обеспечивает запись данных в регистр или триггер на j-м такте, а управляющий сигнал αi j+1 - на (j+1)-м такте. На вход 55 постоянно подается единичный сигнал.The computing module 11 of the first type operates in seven modes, which are set by a combination of external control signals u, v, ω, ε and an internal control signal φ, which is generated only in the seventh mode of operation as a result of comparing numbers modulo at the output 132 of the comparison node in the switch 66 (Fig. 5). The corresponding values of the control signals u j , v j , ω j , ε j and φ j on the jth step determine the control signals α i j + 1 = τ i j = (u j , v j , ω j , ε j , φ j ), (i = 1,7), where i is the number of the operating mode that are supplied to the corresponding logical elements of the computing module 11. Moreover, the control signal τ i j provides data recording in the register or trigger on the j-th clock, and the control signal α i j + 1 - on the (j + 1) -th beat. Input 55 is continuously supplied with a single signal.

Управляющие сигналы u, v, ω и ε подаются соответственно на входы 51, 52, 53 и 54 и выдаются соответственно на выходы 116, 117, 118 и 119. Причем сигналы u, v и ωзадерживаются на 2n+2 тактов соответственно триггерами 74i, 75i, 76i (i=

Figure 00000075
) соответствующих узлов 74, 75 и 76 задержки, а сигнл εзадерживается на n тактов триггерами 57i (i=
Figure 00000076
) узла 57 задержки.The control signals u, v, ω, and ε are supplied to the inputs 51, 52, 53, and 54, respectively, and are output to the outputs 116, 117, 118, and 119, respectively. Moreover, the signals u, v, and ω are delayed by 2n + 2 clocks, respectively, by triggers 74 i , 75i , 76i (i =
Figure 00000075
) of the corresponding delay nodes 74, 75 and 76, and the signal ε is delayed for n clocks by triggers 57 i (i =
Figure 00000076
) node 57 delay.

Первый режим работы вычислительного модуля 11 задается управляющими сигналами τ1 j= (uj, vj, ωj)= (1, 1, 1) (значение управляющего сигнала ε на режим работы не влияет). На выходе элемента И 95 формируется единичный сигнал τ1, на выходе элемента НЕ 111 - нулевой сигнал

Figure 00000077
, которые подаются соответственно на входы элементов И групп 87, 88 и элемента И 94. При этом входной элемент aj, подаваемый на вход 50, записывается в регистр 601 узла 60 задержки на n+1 тактов через элементы И группы 87 и ИЛИ группы 106. Информация из регистров 60i (i=
Figure 00000078
) записывается в регистры 60i+1. Аналогисчно информация записывается и в триггеры 57i (i=
Figure 00000079
) и 61i (i=
Figure 00000080
).The first operating mode of the computing module 11 is determined by the control signals τ 1 j = (u j , v j , ω j ) = (1, 1, 1) (the value of the control signal ε does not affect the operation mode). A single signal τ 1 is formed at the output of the And 95 element, a zero signal at the output of the HE 111 element
Figure 00000077
which are supplied respectively to the inputs of the elements AND groups 87, 88 and the element AND 94. In this case, the input element a j supplied to the input 50 is recorded in the register 60 1 of the node 60 of the delay for n + 1 clock cycles through the elements AND of the group 87 and OR of the group 106. Information from the registers 60 i (i =
Figure 00000078
) is written to the registers 60 i + 1. Similarly, information is recorded in the triggers 57 i (i =
Figure 00000079
) and 61 i (i =
Figure 00000080
)

Второй режим работы задается управляющими сигналами α j 2 +1= τ j 2 = (1,1,0) . Управляющие сигналы τ2 j и α2 j+1 формируются соответственно на выходах элемента И 96 и триггера 67. Управляющий сигнал τ2 j подается на входы элементов И групп 77 и 79. Управляющий сигнал α2 j+1 подается на вход элемента И 89, обеспечивая прохождение тактового импульса для записи информации в регистр 61 на (j+1)-м такт. Входной элемент aj через элементы И группы 77 и ИЛИ группы 102 записывается в регистр 581 узла 58 задержки на n тактов. Содержимое регистров 58i (i=

Figure 00000081
) записывается в регистры 58i+1. На выходе делителя 63 формируется значение aj/aj-1, которое на (j+1)-м такте записывается в регистр 61. Управляющий сигнал εj записывается в триггер 571. Информация в регистрах 60i (i=
Figure 00000082
) циклически переписывается. Аналогично записывается информация и в триггерах 57i (i=
Figure 00000083
) и 62i (i=
Figure 00000084
).The second mode of operation is determined by the control signals α j 2 +1 = τ j 2 = (1,1,0). The control signals τ 2 j and α 2 j + 1 are generated respectively at the outputs of the element And 96 and trigger 67. The control signal τ 2 j is fed to the inputs of the elements And groups 77 and 79. The control signal α 2 j + 1 is fed to the input of the element And 89 , providing the passage of a clock pulse for recording information in the register 61 on the (j + 1) -th cycle. The input element a j through the AND elements of group 77 and OR of group 102 is recorded in register 58 1 of node 58 of the delay for n clock cycles. The contents of the registers 58 i (i =
Figure 00000081
) is written to the registers 58 i + 1 . At the output of the divider 63, the value a j / a j-1 is generated, which is written to the register 61 at the (j + 1) -th cycle. The control signal ε j is written to the trigger 57 1 . Information in the registers 60 i (i =
Figure 00000082
) is cyclically rewritten. Similarly, information is recorded in the triggers 57 i (i =
Figure 00000083
) and 62 i (i =
Figure 00000084
)

Третий режим работы определяется управляющими сигналами τ3 j= α3 j+1= (uj, vj, ωj)= (1,0,0). Уп-равляющие сигналы τ3 jи α3 j+1 формируются соответственно на выходах элемента И 97 и триггера 68. Сигнал τ3 jподается на входы элементов И групп 78, 79 и на вход элемента И 91. Сигнал α3 j+1 подается на вход элементов И группы 86, а сигнал α3 j+1 - на вход элементов И группы 80. При этом в регистр 581 записывается содержимое регистра 61 через элементы И 78 и ИЛИ группы 102. Содержимое регистра 59 через элементы И группы 86 и ИЛИ группы 104 выдается на (j+1)-м такте на выход 115. Единичный сигнал, подаваемый на вход 55, через элементы И 91 и ИЛИ 107 устанавливает триггер 571 в единичное состояние. Информация из триггера 57i (i=

Figure 00000085
) записывается в триггер 57i+1. Аналогично информация циклически переписывается в регистрах 60i(i=
Figure 00000086
) и триггерах 62i (i=
Figure 00000087
).The third mode of operation is determined by the control signals τ 3 j = α 3 j + 1 = (u j , v j , ω j ) = (1,0,0). The control signals τ 3 j and α 3 j + 1 are formed respectively at the outputs of the element And 97 and trigger 68. The signal τ 3 j is fed to the inputs of the elements And groups 78, 79 and to the input of the element And 91. Signal α 3 j + 1 is fed to the input of AND elements of group 86, and the signal α 3 j + 1 is fed to the input of AND elements of group 80. In this case, the contents of register 61 are written to the register 58 1 through the elements AND 78 and OR of group 102. The contents of the register 59 through the AND elements of group 86 and OR of group 104 is issued at the (j + 1) -th clock cycle to output 115. A single signal supplied to input 55, via elements AND 91 and OR 107, sets trigger 57 1 to e lichnoe condition. Information from trigger 57 i (i =
Figure 00000085
) is written to trigger 57 i + 1 . Similarly, information is cyclically rewritten in registers 60 i (i =
Figure 00000086
) and triggers 62 i (i =
Figure 00000087
)

В четвертом режиме работы подаются управляющие сигналы τ4 j= α4 j+1= (uj, εj)= (0,1) (сигналы ujиωjна режим работы не влияют). На выходах элемента И 98 и триггера 69 формируются соответственно управляющие сигналы τ4 jиα4 j+1. Управляющий сигнал τ4 j подается на входы элементов И группы 77, управляющий сигнал α4 j+1 - на входы элементов И группы 81. При этом входной элемент aj записывается в регистр 581. На выходе умножителя 64 формируется произведение <Рег. 601>˙<Рег. 61>, которое подается на вход вычитателя 65. На второй вход последнего подается содержимое регистра 581 и на его выходе формируется значение <Рег. 581>-<Рег. 601>˙<<Рег. 61>, которое на (j+1)-м такте через элементы И группы 81 и ИЛИ группы 103 записывается в регистр 582. Информация из регистров 58i (i=

Figure 00000088
) записывается в регистры 58i+1. Содержимое регистра 58n через элементы И группы 80 и ИЛИ группы 104 ( α3= 1) выдается на выход 115. Аналогично информация записывается в регистры 60i (i=
Figure 00000089
) и триггеры 57i (i=
Figure 00000090
) и 62i (i=
Figure 00000091
).In the fourth operating mode, control signals τ 4 j = α 4 j + 1 = (u j , ε j ) = (0,1) are given (the signals u j and ω j do not affect the operating mode). The outputs of the element And 98 and the trigger 69 are formed, respectively, the control signals τ 4 j and α 4 j + 1 . The control signal τ 4 j is supplied to the inputs of the AND elements of group 77, the control signal α 4 j + 1 is fed to the inputs of the elements AND of group 81. In this case, the input element a j is written to the register 58 1 . At the output of the multiplier 64 the product <Reg. 60 1 > ˙ <Reg. 61>, which is fed to the input of the subtractor 65. The contents of the register 58 1 are fed to the second input of the last one and the value <Reg. 58 1 > - <Reg. 60 1 > ˙ << Reg. 61>, which is recorded on the (j + 1) th cycle through the AND elements of group 81 and OR of group 103 in register 58 2 . Information from the registers 58 i (i =
Figure 00000088
) is written to the registers 58 i + 1 . The contents of register 58 n through the AND elements of group 80 and OR of group 104 (α 3 = 1) are output 115. Similarly, information is recorded in registers 60 i (i =
Figure 00000089
) and triggers 57 i (i =
Figure 00000090
) and 62 i (i =
Figure 00000091
)

Пятый режим работы задается управляющими сигналами τ5 j= α5 j+!= (uj, vj, ωj, εj)= (0,1,0,0, ). На выходах элемента И 99 и триггера 70 формируется соответственно сигналы τ5 j и α5 j+1. Управляющий сигнал τ5 j подается на входы элементов И группы 77 При этом в регистр 581записывается входной элемент aj, на выходе вычитателя 65 формируется значение <Рег. 581>-<Рег. 601>˙<Рег. 61>, которое на (j+1)-м такте по управляющему сигналу α5 j+1 через элементы И группы 83 и ИЛИ группы 106 записывается в регистр 59 (элемент И 90 открыт и тактовый импульс подается на синхровход регистра 59). На выход 115 выдается содержимое регистра 58n (

Figure 00000092
= 1). Аналогично осуществляется запись информации в регистры 58i (i=
Figure 00000093
), 60i (i=
Figure 00000094
) и триггеры 57i (i=
Figure 00000095
) и 62i(i=
Figure 00000096
).The fifth operating mode is set by control signals τ 5 j = α 5 j +! = (u j , v j , ω j , ε j ) = (0,1,0,0,). At the outputs of the element And 99 and trigger 70, the signals τ 5 j and α 5 j + 1 are formed, respectively. The control signal τ 5 j is supplied to the inputs of the elements AND of group 77. In this case, the input element a j is written to the register 58 1 , the value <Reg. 58 1 > - <Reg. 60 1 > ˙ <Reg. 61>, which is recorded at the (j + 1) th clock by the control signal α 5 j + 1 through the AND elements of group 83 and OR of group 106 and is recorded in register 59 (element And 90 is open and the clock pulse is fed to the clock input of register 59). Output 115 gives the contents of register 58 n (
Figure 00000092
= 1). Similarly, information is recorded in registers 58 i (i =
Figure 00000093
), 60 i (i =
Figure 00000094
) and triggers 57 i (i =
Figure 00000095
) and 62 i (i =
Figure 00000096
)

В шестом режиме работы подаются управляющие сигналы τ6 j= α6 j+1= (uj, vj, ωj, εj)= (0, 0, 1, 0). На выходе элемента И 100 формируется сигнал τ6 j, на выходе триггера 71 - сигнал α6 j+1. Управляющий сигнал α5 j+1 подается на входы элементов И группы 84 и на вход элемента И 90. Сигнал подается на входы элементов И группы 77. Сигнал τ6 j подается на входы элементов И групп 82, 85 и на входы элементов И 90 и 93. При этом в регистр 581 записывается входной элемент aj, на выходе вычитателя 65 формируется значение A= <Рег. 581>-<Рег. 601>˙<Рег. 61> которое подается на первый вход коммутатора 66, на второй вход которого подается содержимое B регистра 59. Если

Figure 00000097
B
Figure 00000098
≥
Figure 00000099
A
Figure 00000100
, то на первом выходе коммутатора 66 выдается значение A, на втором выходе - значение B и на третьем выходе - сигнал φj= 0. На (j+1)-м такте по сигналу α6 j+1 значение A записывается через элементы И группы 82 и ИЛИ группы 103 в регистр 582, значение B записывается через элементы И группы 85 и группы ИЛИ 105 в регистр 59 и сигнал φj = 0 - через элементы И 93 и ИЛИ 108 в триггер 621. Если
Figure 00000101
B
Figure 00000102
<
Figure 00000103
A
Figure 00000104
, то на первом выходе коммутатора 66 выдается значение B, на втором выходе - значение A и на третьем выходе - сигнал φj= 1. На (j+1)-м такте по сигналу α6 j+1значение B записывается в регистр 582, значение A - в регистр 59 и сигнал φ = 1 - в триггер 621. Содержимое 58n выдается на выход 115 (
Figure 00000105
= 1). Аналогично информация записывается в регистры 58i (i=
Figure 00000106
), 60i(i=
Figure 00000107
) и триггеры 57i (i=
Figure 00000108
), 62i (i=
Figure 00000109
).In the sixth mode of operation, control signals τ 6 j = α 6 j + 1 = (u j , v j , ω j , ε j ) = (0, 0, 1, 0) are given. The signal τ 6 j is formed at the output of the And 100 element, and the signal α 6 j + 1 is generated at the output of the trigger 71. The control signal α 5 j + 1 is fed to the inputs of the AND elements of group 84 and to the input of the AND 90 element. The signal is fed to the inputs of the elements AND of group 77. The signal τ 6 j is fed to the inputs of the AND elements of groups 82, 85 and to the inputs of the AND 90 and 93. At the same time, the input element a j is recorded in the register 58 1 , the value A = <Reg. 58 1 > - <Reg. 60 1 > ˙ <Reg. 61> which is fed to the first input of the switch 66, to the second input of which the contents of the B register 59 are fed. If
Figure 00000097
B
Figure 00000098
≥
Figure 00000099
A
Figure 00000100
, then the value A is output at the first output of switch 66, the value B is at the second output, and the signal φ j = 0 at the third output. At the (j + 1) -th cycle, the signal A is written through the And 6 j + 1 signal through AND elements groups 82 and OR of group 103 in the register 58 2 , the value B is written through the elements AND of group 85 and the group OR 105 in the register 59 and the signal φ j = 0 through the elements AND 93 and OR 108 in the trigger 62 1 . If
Figure 00000101
B
Figure 00000102
<
Figure 00000103
A
Figure 00000104
, then the value B is output at the first output of switch 66, the value A is output at the second output, and the signal φ j = 1 at the third output. At the (j + 1) -th clock cycle, the signal B is written to register 58 on the signal α 6 j + 1 2 , the value A is in register 59 and the signal φ = 1 is in trigger 62 1 . Content 58 n is output 115 (
Figure 00000105
= 1). Similarly, information is recorded in registers 58 i (i =
Figure 00000106
), 60 i (i =
Figure 00000107
) and triggers 57 i (i =
Figure 00000108
), 62 i (i =
Figure 00000109
)

Седьмой режим работы определяется управляющими сигналами τ7 j= α7 j+1= (uj, vj, ωj, εj, φj)= = (0,0,0,0,1). Сигнал τ7 j формируется на выходе элемента И 101, сигнал α7 j+1 - на выходе триггера 72, сигнал α7 j+1- на выходе триггера 73. Сигнал τ7 j подается на входы элементов И группы 77, сигнал α7 j+1 - на входы элементов И групп 83 и 84 и на вход элемента И 90, сигнал α7 j+1- на входы элементов И группы 81. При этом в регистр 581 записывается элемент ai, на выходе вычитателя 65 формируется значение A= <Рег. 581>-<Рег. 601>˙<Рег. 61> содержимое регистров 58i (i=

Figure 00000110
) записывается в регистры 58i+1, содержимое регистра 58n выдается на выход 115 (
Figure 00000111
= 1). Если триггер 61n+1 в нулевом состоянии ( φ
Figure 00000112
0), то
Figure 00000113
= 1 и значение A записывается в регистр 582 на (j+1)-м такте через элементы И группы 81 и ИЛИ группы 103. Если триггер 61n+1 в единичном состоянии, то α7 j+1= 1, значение A записывается в регистры 59 на (j+1)-м такте через элементы И группы 84 и ИЛИ группы 105, содержимое B регистра 59 через элементы И группы 83 и ИЛИ группы 103 записывается в регистр 582.The seventh mode of operation is determined by the control signals τ 7 j = α 7 j + 1 = (u j , v j , ω j , ε j , φ j ) = (0,0,0,0,1). The signal τ 7 j is generated at the output of the And 101 element, the signal α 7 j + 1 is at the output of the trigger 72, the signal α 7 j + 1 is at the output of the trigger 73. The signal τ 7 j is fed to the inputs of the And elements of group 77, the signal α 7 j + 1 - to the inputs of the elements And groups 83 and 84 and to the input of the element And 90, the signal α 7 j + 1 - to the inputs of the elements And group 81. In this case, the element a i is written to the register 58 1 , the value is generated at the output of the subtractor 65 A = <Reg. 58 1 > - <Reg. 60 1 > ˙ <Reg. 61> contents of registers 58 i (i =
Figure 00000110
) is recorded in the registers 58 i + 1 , the contents of the register 58 n are output 115 (
Figure 00000111
= 1). If the trigger 61 n + 1 is in the zero state (φ
Figure 00000112
0) then
Figure 00000113
= 1 and the value A is written to register 58 2 on the (j + 1) -th clock cycle through the AND elements of group 81 and OR of group 103. If trigger 61 n + 1 is in a single state, then α 7 j + 1 = 1, the value A is recorded in registers 59 on the (j + 1) -th clock cycle through the AND elements of group 84 and OR of group 105, the contents of B register 59 through the AND elements of group 83 and OR of group 103 are recorded in register 58 2 .

Коммутатор 66 (фиг. 5) работает следующим образом. На входы 119 и 120 подаются соответственно значения A и B. Если

Figure 00000114
B
Figure 00000115
≥
Figure 00000116
A
Figure 00000117
, то на выходе узла 122 сравнения формируется единичный сигнал, на выходе элемента НЕ 129 - нулевой сигнал ( φ= 0), элементы И групп 125 и 126 закрыты, а групп 123 и 124 открыты, значение A через элементы И группы 123 и ИЛИ группы 127 подается на выход 130, а значение B через элементы И группы 124 и ИЛИ группы 128 - на выход 131. Если
Figure 00000118
B
Figure 00000119
<
Figure 00000120
A
Figure 00000121
, то на выходе узла 122 сравнения формируется нулевой сигнал, элементы И групп 123 и 124 закрыты, а элементы И групп 126 и ИЛИ группы 128 подается на выход 131, а значение B через элементы И группы 125 и ИЛИ группы 127 на выход 130 и φ = 1.The switch 66 (Fig. 5) operates as follows. Inputs 119 and 120 are supplied with A and B, respectively. If
Figure 00000114
B
Figure 00000115
≥
Figure 00000116
A
Figure 00000117
then a single signal is generated at the output of comparison node 122, a zero signal (φ = 0) is generated at the output of element NOT 129, elements AND of groups 125 and 126 are closed, and groups 123 and 124 are open, the value A is through elements AND of group 123 and OR of group 127 is fed to output 130, and the value B through the elements of AND of group 124 and OR of group 128 is sent to output 131. If
Figure 00000118
B
Figure 00000119
<
Figure 00000120
A
Figure 00000121
then a zero signal is generated at the output of comparison node 122, the AND elements of groups 123 and 124 are closed, and the elements of AND groups 126 and OR of group 128 are fed to output 131, and the value B through the elements of And groups 125 and OR of group 127 is output 130 and φ = 1.

В основу работы устройства для решения систем линейных алгебраических уравнений вида A1 ˙X= A2, где A1= (aij), i, j=

Figure 00000122
, A2= (aij), i=
Figure 00000123
, j=
Figure 00000124
, X= (xij), i=
Figure 00000125
, j=
Figure 00000126
, положен метод Гаусса-Жордана с частичным выбором ведущего элемента по столбцам матрицы в виде следующих рекуррентных соотношений:
b1j= a1j, j=
Figure 00000127
, ,
i=
Figure 00000128
:
если
Figure 00000129
b
Figure 00000130
≥
Figure 00000131
a
Figure 00000132
, то a(o) ij= aij, j=
Figure 00000133
, иначе a(o) ij= b1j,b1j= aij, j=
Figure 00000134
; a(o) 1j= b1j, j=
Figure 00000135

k =
Figure 00000136
:
a (k ik )= a (k ik -1), i=
Figure 00000137
;
a (k kj )= a (k kj -1)/a (k kk ), j=
Figure 00000138
;
b (k) k+1 ,j= a (k-1) K+1,j -a (k) k+1 ,k·a (k kj ), j=
Figure 00000139
;
i =
Figure 00000140

c (k ij )= a (k ij +1)-a (k ik )·a (k kj ), если
Figure 00000141
b
Figure 00000142
то a (k ij ) = C (k ij ), j =
Figure 00000143

иначе a (k ij )= b (k) k+1 ,j, b (k) k+1 ,j= Cij, j=
Figure 00000144
;
a (k) k+1 ,j= b (k) k+1 ,j, j=
Figure 00000145
;
a (k ij )= a (k ij -1)-a (k ik )·a (k kj ),i=
Figure 00000146
, j=
Figure 00000147
(эта операция при k= 1 не выполняется),
a (k) n+k ,j= a (k kj ), j=
Figure 00000148
;
a (k) n+1 ,j= b (k) k+1 j, j=
Figure 00000149
;
k =
Figure 00000150
:
a (k kk )= a (k kk -1);
a (k kj )= a (k kj -1)/a (k kk ), j=
Figure 00000151
;
a (k ik )= a (k ik -1), i=
Figure 00000152
;
a (k ij )= a (k ji -1)-a (k ik )·a (k kj ), i=
Figure 00000153
, j=
Figure 00000154
;
a (k) n+k ,j= a (k kj ), j=
Figure 00000155
;
xij= a (n) n+i ,n+j, i=
Figure 00000156
, j=
Figure 00000157

Рассмотрим работу устройства.The basis of the device for solving systems of linear algebraic equations of the form A 1 ˙ X = A 2 , where A 1 = (a ij ), i, j =
Figure 00000122
, A 2 = (a ij ), i =
Figure 00000123
, j =
Figure 00000124
, X = (x ij ), i =
Figure 00000125
, j =
Figure 00000126
, put the Gauss-Jordan method with a partial selection of the leading element in the columns of the matrix in the form of the following recurrence relations:
b 1j = a 1j , j =
Figure 00000127
,,
i =
Figure 00000128
:
if
Figure 00000129
b
Figure 00000130
≥
Figure 00000131
a
Figure 00000132
, then a (o) ij = a ij , j =
Figure 00000133
otherwise a (o) ij = b 1j, b 1j = a ij , j =
Figure 00000134
; a (o) 1j = b 1j , j =
Figure 00000135

k =
Figure 00000136
:
a (k ik ) = a (k ik -1) , i =
Figure 00000137
;
a (k kj ) = a (k kj -1) / a (k kk ) , j =
Figure 00000138
;
b (k) k + 1 , j = a (k-1) K + 1, j -a (k) k + 1 , k (k kj ) , j =
Figure 00000139
;
i =
Figure 00000140

c (k ij ) = a (k ij +1) -a (k ik ) · A (k kj ) if
Figure 00000141
b
Figure 00000142
then a (k ij ) = C (k ij ) , j =
Figure 00000143

otherwise a (k ij ) = b (k) k + 1 , j , b (k) k + 1 , j = C ij , j =
Figure 00000144
;
a (k) k + 1 , j = b (k) k + 1 , j , j =
Figure 00000145
;
a (k ij ) = a (k ij -1) -a (k ik ) · A (k kj ) , i =
Figure 00000146
, j =
Figure 00000147
(this operation is not performed for k = 1),
a (k) n + k , j = a (k kj ) , j =
Figure 00000148
;
a (k) n + 1 , j = b (k) k + 1 j , j =
Figure 00000149
;
k =
Figure 00000150
:
a (k kk ) = a (k kk -1) ;
a (k kj ) = a (k kj -1) / a (k kk ) , j =
Figure 00000151
;
a (k ik ) = a (k ik -1) , i =
Figure 00000152
;
a (k ij ) = a (k ji -1) -a (k ik ) · A (k kj ) , i =
Figure 00000153
, j =
Figure 00000154
;
a (k) n + k , j = a (k kj ) , j =
Figure 00000155
;
x ij = a (n) n + i , n + j , i =
Figure 00000156
, j =
Figure 00000157

Consider the operation of the device.

На вход 1 устройства подаются элементы aij в моменты времени taij= i+(n+1)j-n-1, i=

Figure 00000158
, j=
Figure 00000159
. На входы 5 и 6 подаются соответственно управляющие сигналы αиβ , принимающие значение 0 или 1. Первый режим работы вычислительного модуля 10 задается комбинацией сигналов τ1= (α, β)= (1,1), второй режим - τ2(1, 0), третий режим - τ3= (0, 0) и четвертый режим - τ4= (0, 1). Организация ввода управляющих сигналов τi t (i=
Figure 00000160
), где t - номер такта, следующая:
Figure 00000161
Figure 00000162
(вторая группа повторяется n+m-2 раз, т. е. всего подается одна первая группа и n+m-1 вторых групп).Elements a ij are fed to input 1 of the device at time ta ij = i + (n + 1) jn-1, i =
Figure 00000158
, j =
Figure 00000159
. The control signals α and β, taking the value 0 or 1, respectively, are fed to the inputs 5 and 6. The first mode of operation of the computing module 10 is set by the combination of signals τ 1 = (α, β) = (1,1), the second mode - τ 2 (1, 0 ), the third mode is τ 3 = (0, 0) and the fourth mode is τ 4 = (0, 1). Organization of the input of control signals τ i t (i =
Figure 00000160
), where t is the measure number, as follows:
Figure 00000161
Figure 00000162
(the second group is repeated n + m-2 times, i.e., only one first group and n + m-1 second groups are served).

На входы 2, 3 и 4 подаются соответственно управляющие сигналы u, v и ω , принимающие значение 0 или 1. На входы 2, 3 и 4 подаются следующие комбинации сигналов u, v и ω : δ1= (u, v, ω )= (1, 1, 1), δ2= (1, 1, 0), δ3= (0, 1, 0), δ4= (0, 0, 1), δ5 = (1, 0, 0) и δ6 = (0, 0, 0). Организация ввода управляющих сигналов δi τ (i=

Figure 00000163
) следующая:
Figure 00000164
Figure 00000165

Figure 00000166
. . . (третья группа повторяется n+m-3 раз, т. е. всего подается одна первая группа, одна вторая группа и n+m-2 третьих групп). На вход 7 постоянно подается нулевой сигнал, на вход 8 - единичный сигнал.Control inputs u, v, and ω, which take the value 0 or 1, respectively, are fed to inputs 2, 3, and 4. The following combinations of signals u, v, and ω are fed to inputs 2, 3, and 4: δ 1 = (u, v, ω) = (1, 1, 1), δ 2 = (1, 1, 0), δ 3 = (0, 1, 0), δ 4 = (0, 0, 1), δ 5 = (1, 0, 0) and δ 6 = (0, 0, 0). Organization of input of control signals δ i τ (i =
Figure 00000163
) is as follows:
Figure 00000164
Figure 00000165

Figure 00000166
. . . (the third group is repeated n + m-3 times, i.e., one first group, one second group and n + m-2 third groups are served in total). At input 7, a zero signal is constantly supplied, at input 8, a single signal.

Элементы xij формируются на выходе 12 устройства в моменты времени
txij= 2n(n+1)+i+j(n+1)-1.Elements xij are formed at the output of the device 12 at time instants
t xij = 2n (n + 1) + i + j (n + 1) -1.

Последний элемент xnm формируется на (2n2+m(n+1)+3n-1)-м такте. Период ввода элементов aij очередной задачи решения систем линейных алгебраических уравнений равен (n+1)(n+m) тактом.The last element x nm is formed at the (2n 2 + m (n + 1) + 3n-1) -th beat. The input period of elements a ij of the next task of solving systems of linear algebraic equations is equal to (n + 1) (n + m) tact.

Рассмотрим работу устройства для случая n= 3 и m= 1 (фиг. 2). Пусть требуется решисть систему линейных алгебраических уравнений вида

Figure 00000167
Figure 00000168
Figure 00000169
Figure 00000170
Figure 00000171
Figure 00000172
Figure 00000173
Figure 00000174
Figure 00000175
Figure 00000176
Figure 00000177
Figure 00000178

Входные и выходные данные, состояния регистров и триггеров вычислительных модулей 10, 111, 112 и 113 приведены в табл. 1-4.Consider the operation of the device for the case n = 3 and m = 1 (Fig. 2). Let a system of linear algebraic equations of the form
Figure 00000167
Figure 00000168
Figure 00000169
Figure 00000170
Figure 00000171
Figure 00000172
Figure 00000173
Figure 00000174
Figure 00000175
Figure 00000176
Figure 00000177
Figure 00000178

The input and output data, the status of the registers and triggers of the computing modules 10, 11 1 , 11 2 and 11 3 are given in table. 1-4.

Вчислительный модуль 10 обеспечивает выбор ведущего элемента по столбцам матрицы, т. е. перемещает строки так, чтобы строка, содержащая максимальный элемент первого столбца, была первой. С первого по третий такты выбирается ведущий элемент (амакс= а31= 2), который записывается в регистр 18, и на третьем такте в триггер 201 записывается значение γ= 1. На последующих тактах в соответствии с приведенным алгоритмом работы вычислительного модуля 10 происходит перемещение местами элементов первой и третьей строк исходной матрицы. На выходе 49 формируются элементы исходной матрицы в моменты времени
(i=

Figure 00000179
, j=
Figure 00000180
).The calculating module 10 provides the choice of the leading element in the columns of the matrix, i.e., moves the rows so that the row containing the maximum element of the first column is the first. From the first to the third clock, the leading element ( max = a 31 = 2) is selected, which is recorded in register 18, and on the third clock in the trigger 201, the value γ = 1 is written. In subsequent clock cycles, in accordance with the above algorithm of the computational module 10, moving in places the elements of the first and third rows of the original matrix. At the output 49, elements of the initial matrix are formed at time instants
(i =
Figure 00000179
, j =
Figure 00000180
)

В вычислительном модуле 111 с пятого по седьмой такты в регистры 60i (i= 1, n+1) записываются элементы a(o) i1 (i=

Figure 00000181
), которые на последующих тактах циклически переписываются. На девятом такте формируется элемент a(1) 42= a(1) 12= a(o) 12/a(o) 11= 3/2, который записывается на девятом такте в регистр 61. На десятом такте формируется элемент a(1) 22= a(o) 22-a(o) 21 ˙a(1) 12= 2-0 ˙3/2= 2, который записывается на одиннадцатом такте в регистр 59. На одиннадцатом такте формируется элемент a(1) 32= a(o) 32-a(o) 31˙ a(1) 12= 2-1 ˙3/2= 1/2, который записывается в регистр 582 на двенадцатом такте, и в триггер записывается сигнал φ = 0, так как
Figure 00000182
a
Figure 00000183
<
Figure 00000184
a
Figure 00000185
. На тринадцатом такте в регистр 582 записывается элемент а(1) 42= 3/2. Элементы а(1) 22, а(1) 32 и а(1) 42 выдаются на выход 115 соответственно на двенадцатом, тринадцатом и четырнадцатом тактах. На тринадцатом такте формируется элемент а(1) 43= а(1) 13= а(о) 13/a(o) 11= 0/2= 0, который на четырнадцатом такте записывается в регистр 61. На четырнадцатом такте формируется элемент a(1) 23= а(о) 23-а(о) 21 ˙а(1) 13= 1-0˙ 0= 1, который на пятнадцатом такте записывается в регистр 59. На пятнадцатом такте формируется элемент а(1) 33= а(о) 33-а(о) 31 ˙а(о) 13= 0-1 ˙0= 0, который на шестнадцатом такте записывается в регистр 582, так как триггер 624 находится в нулевом состоянии ( φ= 0). На семнадцатом такте элемент а(1) 43= 0 записывается в регистр 581. Элементы а(1) 23, а(1) 33 и а(1) 43выдаются на выход 115 соответственно на шестнадцатом, семнадцатом и восемнадцатом тактах. Аналогично формируются элемет a(1) 44= a(1) 14= a(o) 14/a(o) 11= 4/2= 2 (записывается в регистр 61 на восемнадцатом такте), элемент a(1) 24= a(o) 24-a(o) 21 ˙a(1) 14= 5-0 ˙2= 5 (записывается в регистр 582 на двадцатом такте), элемент a(1) 34= a(o) 34-a(o) 31 ˙a(1) 14= 3-1 ˙2= 1 (записывается в регистр 582 на двадцать первом такте). Элемент а(1) 44= 2 записывается в регистр 581 на двадцатом такте. Элементы а(1) 24, а(1) 34 и а(1) 44 выдаются на выход 115 соответственно на двадцатом, двадцать первом и двадцать втором тактах.The computing unit 11 1 of the fifth to seventh cycles in the registers 60 i (i = 1, n + 1) are recorded elements a (o) i1 (i =
Figure 00000181
), which are cyclically rewritten on subsequent measures. On the ninth measure, the element a (1) 42 = a (1) 12 = a (o) 12 / a (o) 11 = 3/2 is formed, which is recorded on the ninth measure in register 61. On the tenth measure, the element a (1 ) 22 = a (o) 22 -a (o) 21 ˙ a (1) 12 = 2-0 ˙3 / 2 = 2, which is recorded on the eleventh measure in register 59. On the eleventh measure, the element a (1) 32 is formed = a (o) 32 -a (o) 31 ˙ a (1) 12 = 2-1 ˙3 / 2 = 1/2, which is written to register 58 2 at the twelfth cycle, and the signal φ = 0 is written to the trigger, as
Figure 00000182
a
Figure 00000183
<
Figure 00000184
a
Figure 00000185
. At the thirteenth measure, element a (1) 42 = 3/2 is written to register 58 2 . Elements a (1) 22 , a (1) 32 and a (1) 42 are output 115 at the twelfth, thirteenth and fourteenth clocks, respectively. On the thirteenth measure, the element a (1) 43 = a (1) 13 = a (o) 13 / a (o) 11 = 0/2 = 0 is formed, which is recorded in register 61 on the fourteenth measure. On the fourteenth measure, the element a (1) 23 = a (o) 23-a (o) 21 ˙ a (1) 13 = 1-0˙ 0 = 1, which is recorded in register 59 on the fifteenth bar. Element a (1) 33 is formed on the fifteenth bar = а (о) 33- а (о) 31 ˙а (о) 13 = 0-1 ˙0 = 0, which is recorded in register 58 2 on the sixteenth cycle, since trigger 62 4 is in the zero state (φ = 0 ) At the seventeenth measure, the element a (1) 43 = 0 is written to the register 58 1 . Elements a (1) 23 , a (1) 33 , and a (1) 43 are output 115 at sixteenth, seventeenth, and eighteenth clocks, respectively. Element a (1) 44 = a (1) 14 = a (o) 14 / a (o) 11 = 4/2 = 2 (it is written in register 61 on the eighteenth measure), element a (1) 24 = a (o) 24 -a (o) 21 ˙a (1) 14 = 5-0 ˙2 = 5 (written in register 58 2 at the twentieth measure), element a (1) 34 = a (o) 34 -a ( o) 31 ˙a (1) 14 = 3-1 ˙2 = 1 (it is written in the register 58 2 on the twenty-first step). The element a (1) 44 = 2 is written to the register 58 1 on the twentieth measure. Elements a (1) 24 , a (1) 34 and a (1) 44 are output 115 at the twentieth, twenty-first and twenty-second cycles, respectively.

В вычислительном модуле 112 с тринадцатого по пятнадцатый такты записываются в регистры 60i (i=

Figure 00000186
) элементы a(1) i2 (i=
Figure 00000187
), которые на последующих тактах циклически переписываются. На семнадцатом такте формируется элемент а(2) 53= а(2) 23= а(1) 23/а(1) 22= 1/2, который на восемнадцатом такте записывается в регистр 61. На восемнадцатом такте формируется элемент а(2) 33= а(1) 33-а(1) 32˙ а(2) 23= -1/4, который записывается в регистр 59 на девятнадцатом такте. Элемент а(2) 43= а(1) 43-а(1) 42 ˙а(2) 23= 0-3/2 ˙1/2= -3/4 формируется на девятнадцатом такте, который записывается в регистр 582 на двадцатом такте. Также на двадцатом такте в регистр 581 записывается элемент а(2) 53= 1/2. Элементы а(2) 33, а(2) 43 и а(2) 53 задаются на выход 115 соответственно на двадцатом, двадцать первом и двадцать втором тактах. На двадцать первом такте формируется элемент а(2) 54= а(2) 24-а(1) 24˙а(1) 22= 5/2, который записывается на двадцать втором такте в регистр 61. На двадцать втором такте формируется элемент а(2) 34= а(1) 34-а(1) 32˙ а(2) 24= 1-1/2˙ 5/2= -1/4 , который записывается в регистр 59 на двадцать третьем такте. Элемент а(2) 44= а(1) 44-а(1) 42˙ а(2) 24= -7/4 формируется на двадцать третьем такте и на двадцать четвертом такте записывается в регистр 582. Элемент а(2) 54 записывается на двадцать четвертом такте в регистр 581. Элементы а(2) 34, а(2) 44 и а(2) 54 выдаются на выход 115 соответственно на двадцать четвертом, двадцать пятом и двадцать шестом тактах. Состояние триггера 624 (значение φ ) на режим работы вычислительного модуля 112 не влияет, так как комбинация управляющих сигналов (u, v, ω, ε )= (0, 0, 0, 0) на входах 51, 52, 53 и 54 соответственно отсутствует.In the computing module 11 2, from the thirteenth to the fifteenth cycles, are recorded in the registers 60 i (i =
Figure 00000186
) elements a (1) i2 (i =
Figure 00000187
), which are cyclically rewritten on subsequent measures. On the seventeenth measure, the element a (2) 53 = a (2) 23 = a (1) 23 / a (1) 22 = 1/2 is formed, which is recorded in register 61 on the eighteenth measure. On the eighteenth measure, the element a (2 ) 33 = a (1) 33-a (1) 32 ˙ a (2) 23 = -1/4, which is written to register 59 on the nineteenth measure. The element a (2) 43 = a (1) 43-a (1) 42 ˙ a (2) 23 = 0-3 / 2 ˙1 / 2 = -3/4 is formed on the nineteenth clock, which is written in the register 58 2 on the twentieth bar. Also, on the twentieth measure, element a (2) 53 = 1/2 is recorded in register 58 1 . Elements a (2) 33 , a (2) 43 and a (2) 53 are set to output 115 on the twentieth, twenty-first and twenty-second bars, respectively. On the twenty-first measure, the element a (2) 54 = a (2) 24-a (1) 24 ˙a (1) 22 = 5/2 is formed, which is recorded on the twenty-second measure in register 61. On the twenty-second measure, the element is formed a (2) 34 = a (1) 34-a (1) 32 ˙ a (2) 24 = 1-1 / 2˙ 5/2 = -1/4, which is written to register 59 on the twenty-third measure. The element a (2) 44 = a (1) 44-a (1) 42˙ a (2) 24 = -7/4 is formed on the twenty-third measure and on the twenty-fourth measure is recorded in register 58 2 . Element a (2) 54 is recorded on the twenty-fourth clock in register 58 1 . Elements a (2) 34 , a (2) 44 and a (2) 54 are output 115 at the twenty-fourth, twenty-fifth, and twenty-sixth measures, respectively. The trigger state 62 4 (value φ) does not affect the operating mode of the computing module 11 2 , since the combination of control signals (u, v, ω, ε) = (0, 0, 0, 0) at the inputs 51, 52, 53 and 54 is accordingly absent.

В вычислительном модуле 113 двадцать первого по двадцать третий такты в регистры 60i (i=

Figure 00000188
) записываются элементы а(2) 33, а(2) 43 и а(2) 53, которые на последующих тактах циклически переписываются. На двадцать пятом такте формируется элемент а(3) 64= а(3) 34= а(2) 34/а(2) 33= 1, который записывается в регистр 61 на двадцать шестом такте. Элемент а(3) 44= а(2) 44-а(2) 43˙ а(3) 34= -7/4+3/4 ˙1= -1 формируется на двадцать шестом такте и записывается в регистр 582 на двадцать сельмом такте. На двадцать седьмом такте формируется элемент a(3) 54= a(2) 54-a(2) 53˙ a(2) 34= 5/2-1/2˙ 1= 2, который записывается на двадцать восьмом такте в регистр 582. Состояние триггера 624 (значение φ ) не влияет на режим работы вычислительного модуля 113 (отсутствует комбинация входных сигналов (u, v, ω, ε )= = ( 0, 0, 0, 0). Элементы х1= а(3) 44= -1, х2= а(3) 54= 2 и х3= а(3) 64= 1 выдаются на выход 115 соответственно на двадцать восьмом, двадцать девятом и традцатом тактах.In the computing module 11 3 twenty-first to twenty-third cycles in registers 60 i (i =
Figure 00000188
) the elements a (2) 33 , a (2) 43 and a (2) 53 are written, which are cyclically rewritten at subsequent measures. At the twenty-fifth measure, an element a (3) 64 = a (3) 34 = a (2) 34 / a (2) 33 = 1 is formed, which is recorded in register 61 at the twenty-sixth measure. The element a (3) 44 = a (2) 44-a (2) 43 ˙ a (3) 34 = -7 / 4 + 3/4 ˙1 = -1 is formed on the twenty-sixth cycle and is written in the register 58 2 on twenty selm beat. On the twenty-seventh measure, the element a (3) 54 = a (2) 54 -a (2) 53 ˙ a (2) 34 = 5 / 2-1 / 2˙ 1 = 2 is formed, which is written on the twenty-eighth measure in the register 58 2 . The state of the trigger 62 4 (value φ) does not affect the operating mode of the computing module 11 3 (there is no combination of input signals (u, v, ω, ε) = (0, 0, 0, 0). Elements x 1 = a (3 ) 44 = -1, x 2 = a (3) 54 = 2 and x 3 = a (3) 64 = 1 are output 115 at the twenty-eighth, twenty-ninth and thirtieth clocks, respectively.

Таким образом, предлагаемое устройство по сравнению с прототипом обладает более высокой точностью вычисления за счет возможности выбора ведущего элемента. В прототипе не выбирается ведущий элемент и возможны случаи давления на нуль или числа, близкие по величине к нулю. Это приводит к неработоспособности прототипа. Thus, the proposed device in comparison with the prototype has a higher calculation accuracy due to the ability to select a leading element. In the prototype, the leading element is not selected and there may be cases of pressure on zero or numbers close in magnitude to zero. This leads to the inoperability of the prototype.

Claims (2)

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ, содержащее n вычислительных модулей первого типа (где n - порядок системы линейных уравнений), каждый из которых содержит умножитель, вычитатель, узлы задержки с первого по третий, два регистра, первый и второй триггеры, группы элементов И с первой по девятую, группы элементов ИЛИ с первой по четвертую, элементы И с первого по пятый и первый и второй элементы НЕ, причем первый и второй настроечные входы устройства подключены соответственно к первому и второму настроечным входам первого вычислительного модуля первого типа, информационный выход i-го вычислительного модуля первого типа (i =
Figure 00000189
) подключен к информационному входу (i + 1)-го вычислительного модуля первого типа, первый и второй настроечные выходы i-го вычислительного модуля первого типа подключены соответственно к первому и второму настроечным входам (i + 1)-го вычислительного модуля первого типа, информационный выход n-го вычислительного модуля первого типа подключен к выходу устройства, синхровход которого подключен к синхровходам всех вычислительных модулей первого типа, отличающееся тем, что, с целью повышения точности вычисления за счет выбора ведущего элемента по столбцам матрицы, введен вычислительный модуль второго типа, причем информационный вход устройства подключен к информационному входу вычислительного модуля второго типа, третий и четвертый настроечные выходы устройства подключены соответственно к третьему и четвертому настроечным входам первого вычислительного модуля первого типа, пятый настроечный вход устройства подключен к пятым настроечным входам j-х вычислительных модулей первого типа (j =
Figure 00000190
), шестой и седьмой настроечные входы устройства подключены соответственно к первому и второму настроечным входам вычислительного модуля второго типа, информационный выход которого подключен к информационному входу первого вычислительного модуля первого типа, третий и четвертый настроечные выходы i-го вычислительного модуля первого типа подключены соответственно к третьему и четвертому настроечным входам (i + 1)-го вычислительного модуля первого типа, синхровход устройства подключен к синхровходу вычислительного модуля второго типа, а в каждый вычислительный модуль первого типа введены делитель, коммутатор, узлы задержки с четвертого по седьмой, триггеры с третьего по седьмой, группы элементов И с десятой по двенадцатую, элементы И с шестого по четырнадцатый, пятую группу элементов ИЛИ, два элемента ИЛИ и элементы НЕ с третьего по пятый, при этом в каждом вычислительном модуле первого типа информационный вход модуля подключен к первым входам элементов И первой и второй групп, выходы которых подключены соответственно к первым входам элементов ИЛИ первой и второй групп, выходы которых подключены к информационным входам первых регистров соответственно первого и второго узлов задержки, выход первого регистра первого узла задержки подключен к первым входам вычитателя, делителя и элементов И третьей группы, выходы элементов И третьей группы подключены к первым входам элементов ИЛИ третьей группы, вторые, третьи и четвертые входы которых подключены соответственно к выходам элементов И четвертой, пятой и шестой групп, а выходы - к информационному входу второго регистра первого узла задержки, выход K-го регистра первого узла задержки (K =
Figure 00000191
) подключен к информационному входу (K + 1)-го регистра первого узла задержки, выход n-го регистра первого узла задержки подключен к первым входам элементов И седьмой группы, выходы которых подключены к первым входам элементов ИЛИ четвертой группы, вторые входы которых подключены к выходу элементов И восьмой группы, а выходы - к информационному выходу модуля, вторые входы элементов ИЛИ первой группы подключены к выходам элементов И девятой группы, первые входы которых подключены к первому входу умножителя и выходу первого регистра, информационный вход которого подключен к выходу делителя, а синхровход - к выходу первого элемента И, вторые входы элементов ИЛИ второй группы подключены к выходам элементов И десятой группы, первые входы которых подключены к выходу (n + 1)-го регистра второго узла задержки, выход первого регистра которого подключен к второму входу делителя, информационному входу второго регистра второго узла задержки и второму входу умножителя, выход которого подключен к второму входу вычитателя, выход которого подключен к первым входам элементов И четвертой и одиннадцатой групп и первому входу коммутатора, выход l-го регистра второго узла задержки подключен к информационному входу (l + 1)-го регистра второго узла задержки (l =
Figure 00000192
), выходы элементов И одиннадцатой и двенадцатой групп подключены соответственно к первым и вторым входам элементов ИЛИ пятой группы, выходы которых подключены к информационному входу второго регистра, синхровход которого подключен к выходу второго элемента И, а выход - к первым входам элементов И пятой и восьмой групп и второму входу коммутатора, первые, вторые и третьи выходы которого подключены соответственно к первым входам элементов И шестой группы, первым входам элементов И двенадцатой группы и первому входу третьего элемента И, выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, а выход - к информационному входу первого триггера третьего узла задержки, выход i-го триггера которого (j =
Figure 00000193
) подключен к информационному входу (j + 1)-го триггера третьего узла задержки, а прямой выход (n + 1)-го триггера подключен к первому входу четвертого элемента И, четвертый настроечный вход модуля подключен к первому входу второго элемента ИЛИ, выход которого подключен к информационному входу первого триггера четвертого узла задержки, выход l-го триггера которого (l =
Figure 00000194
1) подключен к информационному входу (l + 1)-го триггера четвертого узла задержки, выход n-го триггера четвертого узла задержки подключен к четвертому настроечному выходу модуля, пятый настроечный вход которого подключен к первому входу пятого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, первый настроечный вход модуля подключен к первым входам шестого, седьмого и восьмого элементов И, к входу первого элемента НЕ и информационному входу первого триггера пятого узла задержки, выход K-го триггера p-го узла задержки (K =
Figure 00000195
, p =
Figure 00000196
) подключен к информационному входу (K + 1)-го триггера p-го узла задержки, второй настроечный вход модуля подключен к вторым входам шестого и седьмого элементов И, первому входу девятого элемента И, входу второго элемента НЕ и информационному входу первого триггера шестого узла задержки, третий настроечный вход вычислительного модуля подключен к третьему входу шестого элемента И, первому входу десятого элемента И, входу третьего элемента НЕ и информационному входу первого триггера седьмого узла задержки, выходы (2n + 2)-х триггеров пятого, шестого и седьмого узлов задержки подключены соответственно к первому, второму и третьему настроечным выходам модуля, выход шестого элемента И подключен к входу четвертого элемента НЕ и вторым входам элементов И второй группы, выход четвертого элемента НЕ подключен к вторым входам элементов И десятой группы и второму входу четвертого элемента И, выход третьего элемента НЕ подключен к вторым входам восьмого и девятого элементов И, к первому входу одиннадцатого элемента И и третьему входу седьмого элемента И, выход которого подключен к вторым входам элементов И первой и третьей групп и информационному входу первого триггера, выход которого подключен к первому входу первого элемента И, выход второго элемента НЕ подключен к вторым входам десятого и одиннадцатого элементов И и третьему входу восьмого элемента И, выход которого подключен к вторым входам элементов И третьей и девятой групп, второму входу пятого элемента И и информационному входу второго триггера, прямой выход которого подключен к вторым входам элементов И восьмой группы, а инверсный выход - к вторым входам элементов седьмой группы, выход первого элемента НЕ подключен к третьим входам девятого, десятого и одиннадцатого элементов И и первому входу двенадцатого элемента И, выход которого подключен к вторым входам элементов И первой группы и информационному входу третьего триггера, выход которого подключен к вторым входам элементов И четвертой группы, выход пятого элемента НЕ подключен к четвертым входам девятого, десятого и одиннадцатого элементов И, выход девятого элемента И подключен к вторым входам элементов И первой группы и информационному входу четвертого триггера, выход которого подключен к вторым входам второго элемента И и элементов И одиннадцатой группы, выход десятого элемента И подключен к вторым входам элементов И первой группы и информационному входу пятого триггера, выход которого подключен к вторым входам элементов И шестой и двенадцатой групп и вторым входам второго и третьего элементов И, выход одиннадцатого элемента И подключен к первым входам тринадцатого и четырнадцатого элементов И, прямой выход (n + 1)-го триггера третьего узла задержки подключен к второму входу тринадцатого элемента И, а инверсный выход - к второму входу четырнадцатого элемента И, выход которого подключен к информационному входу шестого триггера, выход которого подключен к вторым входам элементов И четвертой группы, выход тринадцатого элемента И подключен к вторым входам элементов И первой группы и информационному входу седьмого триггера, выход которого подключен к вторым входам элементов И пятой и одиннадцатой групп и к первому входу второго элемента И, синхровход модуля подключен к синхровходам всех регистров первого и второго узлов задержки, всех триггеров с третьего по седьмой узлов задержки, с первого по седьмой триггеров, к вторым входам первого и второго элементов И, четвертый настроечный вход модуля подключен к входу пятого элемента НЕ и второму входу двенадцатого элемента И.1. DEVICE FOR SOLVING SYSTEMS OF LINEAR ALGEBRAIC EQUATIONS, containing n computing modules of the first type (where n is the order of the system of linear equations), each of which contains a multiplier, a subtractor, delay nodes from the first to the third, two registers, the first and second triggers, groups AND elements from the first to the ninth, groups of OR elements from the first to the fourth, AND elements from the first to the fifth and the first and second elements are NOT, and the first and second tuning inputs of the device are connected respectively to the first and second tuning inputs Am of the first computing module of the first type, the information output of the i-th computing module of the first type (i =
Figure 00000189
) is connected to the information input of the (i + 1) -th computing module of the first type, the first and second tuning outputs of the i-th computing module of the first type are connected respectively to the first and second tuning inputs of the (i + 1) -th computing module of the first type, information the output of the nth computing module of the first type is connected to the output of the device, the sync input of which is connected to the synchro inputs of all the computing modules of the first type, characterized in that, in order to increase the accuracy of the calculation by selecting the leading element on the columns of the matrix, a computing module of the second type is introduced, the information input of the device connected to the information input of the computing module of the second type, the third and fourth tuning outputs of the device connected to the third and fourth tuning inputs of the first computing module of the first type, the fifth tuning input of the device is connected to the fifth tuning inputs of j-computing modules of the first type (j =
Figure 00000190
), the sixth and seventh tuning inputs of the device are connected respectively to the first and second tuning inputs of the second type computing module, the information output of which is connected to the information input of the first computing module of the first type, the third and fourth tuning outputs of the i-th computing module of the first type are connected respectively to the third and the fourth tuning inputs of the (i + 1) -th computing module of the first type, the device sync input is connected to the sync input of the second type computing module, a divider, a switch, delay nodes from fourth to seventh, triggers from third to seventh, groups of elements AND from tenth to twelfth, elements AND from sixth to fourteenth, fifth group of OR elements, two OR elements, and NOT elements are introduced into each computing module of the first type from the third to the fifth, while in each computing module of the first type the information input of the module is connected to the first inputs of the AND elements of the first and second groups, the outputs of which are connected respectively to the first inputs of the OR elements of the first and second groups, the outputs of which are connected to the information inputs of the first registers of the first and second delay nodes, the output of the first register of the first delay node is connected to the first inputs of the subtractor, divider, and elements of the third group, the outputs of the elements of the third group are connected to the first inputs of the elements of the third group, the second, the third and fourth inputs of which are connected respectively to the outputs of the AND elements of the fourth, fifth and sixth groups, and the outputs are to the information input of the second register of the first delay node, the output of the Kth register ra of the first delay node (K =
Figure 00000191
) is connected to the information input of the (K + 1) -th register of the first delay node, the output of the nth register of the first delay node is connected to the first inputs of the AND elements of the seventh group, the outputs of which are connected to the first inputs of the OR elements of the fourth group, the second inputs of which are connected to the output of AND elements of the eighth group, and the outputs to the information output of the module, the second inputs of the OR elements of the first group are connected to the outputs of the AND elements of the ninth group, the first inputs of which are connected to the first input of the multiplier and the output of the first register, information whose input is connected to the output of the divider, and the sync input is to the output of the first AND element, the second inputs of the OR elements of the second group are connected to the outputs of the AND elements of the tenth group, the first inputs of which are connected to the output of the (n + 1) -th register of the second delay node, output the first register of which is connected to the second input of the divider, the information input of the second register of the second delay node and the second input of the multiplier, the output of which is connected to the second input of the subtractor, the output of which is connected to the first inputs of the elements And the fourth and one adtsatoy groups and a first switch input, l-th output of the second delay register unit connected to the information input (l + 1) -th node of the second delay register (l =
Figure 00000192
), the outputs of the AND elements of the eleventh and twelfth groups are connected respectively to the first and second inputs of the OR elements of the fifth group, the outputs of which are connected to the information input of the second register, the clock input of which is connected to the output of the second And element, and the output to the first inputs of the And elements of the fifth and eighth groups and the second input of the switch, the first, second and third outputs of which are connected respectively to the first inputs of the elements of the sixth group, the first inputs of the elements of the twelfth group and the first input of the third element of And, output One of which is connected to the first input of the first OR element, the second input of which is connected to the output of the fourth AND element, and the output to the information input of the first trigger of the third delay node, the output of the i-th trigger of which (j =
Figure 00000193
) is connected to the information input of the (j + 1) th trigger of the third delay node, and the direct output of the (n + 1) th trigger is connected to the first input of the fourth AND element, the fourth training input of the module is connected to the first input of the second OR element, the output of which connected to the information input of the first trigger of the fourth delay node, the output of the l-th trigger of which (l =
Figure 00000194
1) is connected to the information input of the (l + 1) th trigger of the fourth delay node, the output of the n-th trigger of the fourth delay node is connected to the fourth tuning output of the module, the fifth tuning input of which is connected to the first input of the fifth AND element, the output of which is connected to the second the input of the second OR element, the first training input of the module is connected to the first inputs of the sixth, seventh and eighth AND elements, to the input of the first element NOT and the information input of the first trigger of the fifth delay node, the output of the Kth trigger of the pth delay node (K =
Figure 00000195
, p =
Figure 00000196
) is connected to the information input of the (K + 1) th trigger of the p-th delay node, the second training input of the module is connected to the second inputs of the sixth and seventh elements AND, the first input of the ninth element AND, the input of the second element NOT and the information input of the first trigger of the sixth node delays, the third tuning input of the computing module is connected to the third input of the sixth element AND, the first input of the tenth element And, the input of the third element NOT and the information input of the first trigger of the seventh delay node, outputs (2n + 2) of the fifth trigger, of the seventh and seventh delay nodes are connected respectively to the first, second and third training outputs of the module, the output of the sixth element AND is connected to the input of the fourth element NOT and the second inputs of the elements AND the second group, the output of the fourth element is NOT connected to the second inputs of the elements And the tenth group and the second input of the fourth element AND, the output of the third element is NOT connected to the second inputs of the eighth and ninth elements And, to the first input of the eleventh element And and the third input of the seventh element And, the output of which is connected to the second the inputs of the And elements of the first and third groups and the information input of the first trigger, the output of which is connected to the first input of the first And element, the output of the second element is NOT connected to the second inputs of the tenth and eleventh elements And the third input of the eighth element And, the output of which is connected to the second inputs of the elements And the third and ninth groups, the second input of the fifth AND element and the information input of the second trigger, the direct output of which is connected to the second inputs of the AND elements of the eighth group, and the inverse output to the second inputs of the element s of the seventh group, the output of the first element is NOT connected to the third inputs of the ninth, tenth and eleventh elements And and the first input of the twelfth element And, the output of which is connected to the second inputs of the elements And the first group and the information input of the third trigger, the output of which is connected to the second inputs of the elements of the fourth group, the output of the fifth element is NOT connected to the fourth inputs of the ninth, tenth and eleventh elements And, the output of the ninth element And is connected to the second inputs of the elements And of the first group and information input du the fourth trigger, the output of which is connected to the second inputs of the second element And and the elements of the eleventh group, the output of the tenth element And is connected to the second inputs of the elements of the first group and the information input of the fifth trigger, the output of which is connected to the second inputs of the elements of the sixth and twelfth groups and the second inputs of the second and third elements And, the output of the eleventh element And is connected to the first inputs of the thirteenth and fourteenth elements And, the direct output of the (n + 1) -th trigger of the third delay node is connected to the second input to the thirteenth element And, and the inverse output to the second input of the fourteenth element And, the output of which is connected to the information input of the sixth trigger, the output of which is connected to the second inputs of the elements of the fourth group, the output of the thirteenth element And is connected to the second inputs of the elements of the first group and the information the input of the seventh trigger, the output of which is connected to the second inputs of the And elements of the fifth and eleventh groups and to the first input of the second And element, the clock input of the module is connected to the clock inputs of all the registers of the first and orogo delay nodes, all triggers the third to seventh delay nodes from the first to the seventh flip-flops to the second inputs of the first and second AND gates, the fourth adjusting module input is connected to the input of the fifth element and the second input of NOT element twelfth I. 2. Устройство по п. 1, отличающееся тем, что вычислительный модуль второго типа содержит два узла задержки, регистр, узел сравнения, четыре триггера, шесть групп элементов И, девять элементов И, две группы элементов ИЛИ, четыре элемента ИЛИ и четыре элемента НЕ, причем информационный вход модуля подключен к первым входам элементов И первой и второй групп, узла сравнения и информационному входу регистра, вторые входу элементов И первой группы подключены к выходу первого элемента НЕ, а выходы - к первым входам элементов ИЛ первой группы, вторые входы которых подключены к выходам элементов И второй группы, вторые входы которых подключены к выходу второго элемента НЕ, а третьи входы - к выходу первого элемента И, информационному входу первого триггера, первому входу первого элемента ИЛИ, первым входам элементов И третьей группы и первому входу второго элемента И, второй вход которого подключен к вторым входам элементов И третьей группы, входу второго элемента НЕ, первому входу третьего элемента И и к выходу (n + 1)-го триггера первого узла задержки, а выход - к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а третий вход - к выходу четвертого элемента И, выход второго элемента ИЛИ подключен к синхровходу регистра, выход которого подключен к второму входу узла сравнения, к первым входам элементов И четвертой группы, третьим входам элементов И третьей группы и первым входам элементов И пятой группы, вторые входы которых подключены к выходу второго триггера, а выход - к первым входам элементов ИЛИ второй группы, выход которых подключен к выходу модуля, первый настроечный вход которого подключен к входу третьего элемента НЕ, первым входам пятого и шестого элементов И, второй настроечный вход модуля подключен к входу четвертого элемента НЕ, второму входу пятого элемента И и первому входу седьмого элемента И, выход третьего элемента НЕ подключен к второму входу седьмого элемента И и первому входу первого элемента И, выход четвертого элемента НЕ подключен к вторым входам первого и шестого элементов И, выход пятого элемента И подключен к первому входу третьего элемента И, второму входу первого элемента ИЛИ и информационному входу третьего триггера, выход шестого элемента И подключен к третьим входам элементов и первой группы, вторым входам элементов И четвертой группы, первым входам четвертого и восьмого элементов И, информационному входу четвертого триггера, выход седьмого элемента И подключен к третьему входу первого элемента ИЛИ и информационному входу второго триггера, выход первого, третьего и четвертого триггеров подключены соответственно к первому, второму и третьему входам третьего элемента ИЛИ, выход которого подключен к первым входам элементов И шестой группы, выходы которых подключены к вторым входам элементов ИЛИ второй группы, выход узла сравнения подключен к второму входу четвертого элемента И, входу первого элемента НЕ, третьим входам элементов И четвертой группы и второму входу восьмого элемента И, выход которого подключен к первому входу четвертого элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к информационному входу первого триггера первого узла задержки, выход j-го триггера которого (j =
Figure 00000197
) подключен к информационному входу (j + 1)-го триггера, выходы элементов или первой группы подключены к информационному входу первого регистра второго узла задержки, выход j-го регистра которого подключен к информационному входу (j + 1)-го регистра, выход (n + 1)-го регистра второго узла задержки подключен к вторым входам элементов И шестой группы, синхровход модуля подключен к синхровходам всех регистров и триггеров, к третьим входам второго и четвертого элементов И и второму входу третьего элемента И, третьи и четвертые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И третьей и четвертой групп.2. The device according to claim 1, characterized in that the computing module of the second type contains two delay nodes, a register, a comparison node, four triggers, six groups of AND elements, nine AND elements, two groups of OR elements, four OR elements and four NOT elements moreover, the information input of the module is connected to the first inputs of the AND elements of the first and second groups, the comparison node and the information input of the register, the second inputs of the AND elements of the first group are connected to the output of the first element NOT, and the outputs to the first inputs of the IL elements of the first group, the second to whose odes are connected to the outputs of the AND elements of the second group, the second inputs of which are connected to the output of the second AND element, and the third inputs are to the output of the first AND element, the information input of the first trigger, the first input of the first OR element, the first inputs of the AND elements of the third group and the first input the second element AND, the second input of which is connected to the second inputs of the elements AND of the third group, the input of the second element NOT, the first input of the third element AND and to the output of the (n + 1) -th trigger of the first delay node, and the output to the first input of the second element that OR, the second input of which is connected to the output of the third AND element, and the third input is connected to the output of the fourth AND element, the output of the second OR element is connected to the clock input of the register, the output of which is connected to the second input of the comparison node, to the first inputs of the AND elements of the fourth group, the third inputs of AND elements of the third group and first inputs of AND elements of the fifth group, the second inputs of which are connected to the output of the second trigger, and the output is to the first inputs of the OR elements of the second group, the output of which is connected to the output of the module, the first tuning input is It is connected to the input of the third element NOT, the first inputs of the fifth and sixth elements AND, the second tuning input of the module is connected to the input of the fourth element NOT, the second input of the fifth element AND and the first input of the seventh element AND, the output of the third element is NOT connected to the second input of the seventh element AND and the first input of the first AND element, the output of the fourth element is NOT connected to the second inputs of the first and sixth AND elements, the output of the fifth element AND is connected to the first input of the third AND element, the second input of the first OR element and information the input of the third trigger, the output of the sixth AND element is connected to the third inputs of the elements and the first group, the second inputs of the elements AND of the fourth group, the first inputs of the fourth and eighth elements AND, the information input of the fourth trigger, the output of the seventh element And is connected to the third input of the first OR element and information input of the second trigger, the output of the first, third and fourth triggers are connected respectively to the first, second and third inputs of the third element OR, the output of which is connected to the first inputs of the element entrances AND of the sixth group, the outputs of which are connected to the second inputs of the OR elements of the second group, the output of the comparison node is connected to the second input of the fourth AND element, the input of the first element NOT, the third inputs of the AND elements of the fourth group and the second input of the eighth AND element, the output of which is connected to the first the input of the fourth OR element, the second input of which is connected to the output of the third AND element, the second input of which is connected to the output of the first OR element, the output of the fourth OR element is connected to the information input of the first trigger ervogo node delay, the output j-th flip-flop whose (j =
Figure 00000197
) is connected to the information input of the (j + 1) -th trigger, the outputs of the elements or the first group are connected to the information input of the first register of the second delay node, the output of the j-th register of which is connected to the information input of the (j + 1) -th register, output ( n + 1) of the second register of the delay node is connected to the second inputs of the AND elements of the sixth group, the sync input of the module is connected to the sync inputs of all the registers and triggers, to the third inputs of the second and fourth elements AND and the second input of the third AND element, the third and fourth inputs of the OR elements first the second group are respectively connected to the outputs of the elements and the third and fourth groups.
SU4915869 1991-03-31 1991-03-31 Device for solution of system of linear algebraic equations RU2012049C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4915869 RU2012049C1 (en) 1991-03-31 1991-03-31 Device for solution of system of linear algebraic equations

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4915869 RU2012049C1 (en) 1991-03-31 1991-03-31 Device for solution of system of linear algebraic equations

Publications (1)

Publication Number Publication Date
RU2012049C1 true RU2012049C1 (en) 1994-04-30

Family

ID=21563096

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4915869 RU2012049C1 (en) 1991-03-31 1991-03-31 Device for solution of system of linear algebraic equations

Country Status (1)

Country Link
RU (1) RU2012049C1 (en)

Similar Documents

Publication Publication Date Title
Kung et al. A highly concurrent algorithm and pipeleined architecture for solving Toeplitz systems
RU2012049C1 (en) Device for solution of system of linear algebraic equations
Zeman et al. A high-speed microprogrammable digital signal processor employing distributed arithmetic
RU2037199C1 (en) Device for inverting n x n matrices
SU1444760A1 (en) Device for squaring a sequential series of numbers
RU2037197C1 (en) Device for solving systems of linear algebraic equations
RU2022339C1 (en) Multiplier
RU2012050C1 (en) Device for computation of eigenvalues of (n x n) matrix
SU1667055A1 (en) Device for modulo m multiplication
RU2324219C1 (en) Logic computing device
SU1119025A1 (en) Device for implementing fast fourier transform of sequence with zero elements
SU1508233A1 (en) Device for computing fast fourier transform
SU1621033A1 (en) Device for with check for multiplying numbers
SU1716536A1 (en) Device for multiplying matrices
RU2051412C1 (en) Device for solving systems of linear algebraic equations
RU1777155C (en) Device for lv-resolution of matrixes
SU1170462A1 (en) Fast fourier transformer
SU1633529A1 (en) Device for majority sampling of asynchronous signals
SU256367A1 (en) ACCUMULATING PARAMEL ACTION
RU2049354C1 (en) Device implementing method of least squares
RU1778762C (en) Matrix inversion device
RU1807499C (en) Matrix multiplier
RU2012048C1 (en) Device for computation of two-dimensional discrete fourier transform
SU1705836A1 (en) Matrix multiplier
SU1262519A1 (en) Device for logical processing of information