SU274152A1

SU274152A1 - DEVICE FOR DETERMINATION OF DOSES ^ EC OF TRANSMISSION BINARY INFORMATION

Info

Publication number: SU274152A1
Application number: SU1204228A
Authority: SU
Inventors: В. С. Блейхман Я. М. Золотарев В. Г. Прусов А. Беркман; Н. Жук Д.

Description

Изобретение относитс к технике измерений в области передачи данных но дискретным каналам св зи и может быть использовано при исследовани х, испытани х, регламентных проверках дискретных каналов св зи, используемых дл передачи данных двоичным кодом .The invention relates to measurement techniques in the field of data transmission to discrete communication channels and can be used in studies, tests, routine checks of discrete communication channels used for data transmission in binary code.

Известны приборы вы влени ошибок при передаче на низких и средних скорост х и приборы дл подсчета сбоев в каналах дл передачи двоичной информации на высоких скорост х.Instruments for detecting errors in transmission at low and medium rates and devices for calculating failures in channels for transmitting binary information at high speeds are known.

Приборы состо т из передаюш;его и приемного полукомплектов. Передающий полукомплект представл ет собой датчик квазислучайного двоичного испытательного сигнала, который подключаетс ко входу дискретного канала. В приемном полукомплекте запрограммирован идентичный - контрольный сигнал . Поступивший из канала испытательный сигнал, который может быть искажен вследствие наличи помех в канале, сравниваетс с контрольным сигналом, в результате чего отмечаютс неправильно прин тые элементы, т. е. ошибки или сбои. Отношение числа ошибок к общему числу элементов, переданных за сеанс измерени , определ ет достоверность передачи и вл етс качественьгой характеристикой дискретного канала.The instruments consist of gears and its receiving half sets. The transmitting half is a quasi-random binary test signal sensor that is connected to the input of a discrete channel. An identical control signal is programmed in the receiving set. The test signal received from the channel, which may be distorted due to the presence of interference on the channel, is compared with the control signal, which results in incorrectly received elements, i.e. errors or failures. The ratio of the number of errors to the total number of elements transmitted during a measurement session determines the reliability of the transmission and is a qualitative characteristic of the discrete channel.

Приемный полукомплект содержит также систему фазовой автоподстройки частоты (поэлементна -синхронизаци ) и систему фазировани циклов испытательного и контрольного сигналов (цикловое фазирование).The receiving half-set also contains a phase-locked loop system (element-by-sync) and a system for phasing the test and control signal cycles (cycle phasing).

Ручное включение системы циклового фазировани приводит к потере сеанса измерени при сдвиге циклов сигналов, который может иметь место из-за нарушени поэлементнойManual activation of the cyclic phasing system leads to a loss of the measurement session when shifting the signal cycles, which may occur due to the violation of the element-wise

синхронизации вследствие кратковременных перерывов св зи. Это требует посто нного присутстви оператора у прибора, так как в противном случае при нарушении циклового фазировани прибор регистрирует такое количество ошибок, которое уничтол ает все предыдлщие показани .synchronization due to short interruptions in communication. This requires a constant presence of the operator at the device, because otherwise, if the cyclic phasing is violated, the device registers the number of errors that will destroy all previous readings.

Цель изобретени - автоматическое включение системы цт клового фазировани при сдвиге циклов испытательного и контрольного сигналов и автоматическое ее отключение при восстановлении цикловой синфазности.The purpose of the invention is to automatically turn on the system of the cyclical phasing system when shifting the cycles of the test and control signals and automatically disconnecting it when restoring the cyclic synphase.

Это улучшает качественные и эксплуатационные характеристики приборов и позвол ет с более высокой точностью производитьThis improves the quality and operational characteristics of the devices and allows for more accurate production.

измерени без необходимости посто нного присутстви оператора.measurements without the need for a constant presence of the operator.

Предлагаемое устройство отличаетс от известных тем, что выход схемы сравнени подключен к одному из входов схемы совпадени , женных циклов и к сбросовому входу индикатора фазировани ; при этом выход генератора тактовых импу.тьсов подключен к тактовому входу индикатора фазировани , соединенному с одним из входов триггера циклового фазировани , а также с управл ющим входом генератора меток цикла, выход которого подключен к тактовому входу интегратора, через элементы задержки - к сбросовому входу интегратора и через элемент задержки и схему запрета - к сбросовому входу интегратора , причем выход индикатора нораженных циклов соединен с занрещающим входом схемы запрета, а выход интегратора соединен со вторым входом триггера циклового фазировани , выход которого подключен ко второму входу схемы совпадени , включенной своим выходом на запрещающий вход схемы запрета . На чертеже изображена блок-схема предлагаемого устройства дл определени достоверности передачи. Устройство содержит датчик 1 испытательного сигнала, подключаемый ко входу дискретного канала 2 и представл ющий собой регистр сдвига с логической обратной св зью, вырабатывающий квазислучайную последовательность с длительностью цикла, равной 127 элементам, котора описываетс рекуррентным уравнением , элемент последовательности с пор дковым номером п; знак суммировани по модулю 2; схему 3 сравнени , поэлементно сравнивающую испытательный сигнал, поступивщий из канала 2, с сигналом от датчика 4 контрольного сигнала, идентичного датчику 1, и выдающую на выходе сигнал оплибки в случае несовпадени сигналов на входах; схему 5 запрета , через которую на датчик 4 поступают тактовые импульсы от генератора 6 тактовых импульсов; систему 7 поэлементной синхронизации , обеспечивающую равенство тактовых частот датчика 1 и генератора 6; схему 8 совпадени , выдающую сигнал на запрещающий вход схемы 5 запрета; генератор 9 меток цикла , вырабатывающий сигналы, период следовани которых равен длительности цикла испытательного и контрольного сигналов; триггер 10 циклового фазировани ; индикатор 11 пораженных циклов, представл ющий собой счетчик, продвигаемый сигналами ощибки от схемы 3 и выдающий сигнал на выходе при поступлении на его вход 32 ошибок, сброс индикатора расфазировани в исходное состо ние осуществл етс метками цикла от генератора 9 через элементы 12 и 13 задержки, схему 14 запрета, на запрещающий вход-которой поступает сигнал от индикатора 11 порапредставл ющий собой счетчик, продвигаемый тактовыми импульсами от генератора 6 и сбрасываемый в исходное состо ние сигналом ошибки от схемы 3 сравнени , сигнал на выходе индикатора фазировани но вл етс в том случае, когда на его вход поступит 15 тактовых импульсов до поступлени сброса, что соответствует безошибочному приему 15 элементов испытательного сигнала; интегратор 16, представл ющий собой счетчик, продвигаемый метками цикла от генератора 9 меток цикла и сбрасываемый в исходное состо ние также метками цикла через элемент 13 задержки и схему 14 запрета, сигнал на выходе интегратора по вл етс при условии, если сигнал сброса на него будет запрещатьс до тех пор, пока счетчик не установитс в седьмое состо ние . Устройство работает следующим образом. Датчик 1 испытательного сигнала подключаетс ко входу дискретного канала 2 и передает в него циклический квазислучайный сигнал, длительность цикла которого равна 127 элементам. На приемном конце в произвольный момент времени включаетс датчикконтрольного сигнала, вырабатывающий идентичную носледовательность, котора подаетс на вход схемы 3 сравнени . С выхода дискретного канала испытательный сигнал поступает на второй вход схемы 3, и как синхронизирующий он поступает на систему 7 поэлементной синхронизации. Последн под воздействием синхронизирующего сигнала управл ет частотой генератора 6 тактовых импульсов, с выхода которого тактовые импульсы поступают на датчик 4 через схему 5 запрета. Таким образом, система поэлементной синхронизации обеспечивает равенство скоростей и совпадение фронтов испытательного и контрольного сигналов, поступающих на входы схемы 3. Поскольку датчик 4 был включен в произвольный момент времени, циклы испытательного и контрольного сигналов совпадать не будут, и дл проведени сеанса измерений необходимо их сфазировать, т. е. совместить однозначные элементы циклов. Аналогична задача возникает при нарушении цикловой синфазности во врем сеанса измерени , которое может произойти при возникновении перерыа в канале, вызывающего поэлементную деинхронизацию . Критерием расфазировани в данном устойстве вл етс число следующих подр д иклов, каждый из которых поражен опредеенным количеством ощибок. Известно, что при данной статистической труктуре испытательного сигнала схема 3 отетит за врем , равное длительности одного икла, 64 ошибки в случае отсутстви циклоой синфазности.The proposed device differs from the known ones in that the output of the comparison circuit is connected to one of the inputs of the matching circuit, worn cycles and to the reset input of the phasing indicator; the output of the clock pulse generator is connected to the clock input of the phasing indicator connected to one of the cyclic phasing trigger inputs, as well as to the control input of the loop label generator, the output of which is connected to the integrator clock input, through delay elements to the integrator's reset input and through the delay element and the inhibit circuit to the reset input of the integrator, the output of the loop indicator is connected to the inhibit input of the inhibit circuit, and the integrator output is connected to the second input tr a cycle phasing igger, the output of which is connected to the second input of the coincidence circuit, which is switched on by its output to the inhibiting input of the inhibiting circuit. The drawing shows a block diagram of a device for determining the reliability of a transmission. The device contains a test signal sensor 1, connected to the input of discrete channel 2 and representing a shift register with logical feedback, generating a quasi-random sequence with a cycle duration of 127 elements, which is described by a recurrent equation, an element of the sequence with sequence number p; modulo sum 2; comparison circuit 3, element by element comparing the test signal received from channel 2 with the signal from sensor 4 of the control signal identical to sensor 1, and outputting a signal at the output in case of a discrepancy of signals at the inputs; a prohibition circuit 5, through which the sensor 4 receives clock pulses from the generator 6 clock pulses; system 7 element-synchronization, ensuring the equality of the clock frequencies of the sensor 1 and generator 6; a coincidence circuit 8 providing a signal to prohibit the input of the prohibition circuit 5; a cycle mark generator 9, generating signals, the period of which is equal to the duration of the cycle of the test and control signals; trigger 10 cyclic phasing; affected cycle indicator 11, representing a counter advanced by the error signals from circuit 3 and outputting a signal at the output when 32 errors arrive at its input, resetting the skew indicator to the initial state is effected by cycle marks from the generator 9 through delay elements 12 and 13, the prohibition circuit 14, the prohibiting input-which receives a signal from the indicator 11, representing the counter, advanced by the clock pulses from the generator 6, and reset to the initial state by an error signal from the comparison circuit 3, the signal n The output of the phasing indicator is, however, when 15 clock pulses are received at its input before a reset is received, which corresponds to an error-free reception of 15 elements of the test signal; the integrator 16, which is a counter, promoted by cycle marks from the generator 9, cycle marks and reset to the initial state by cycle marks through delay element 13 and the prohibition circuit 14, the signal at the integrator output appears under the condition that the reset signal is be prohibited until the counter is set to the seventh state. The device works as follows. Sensor 1 of the test signal is connected to the input of discrete channel 2 and transmits to it a cyclic quasi-random signal, the cycle duration of which is 127 elements. At the receiving end, at any time, the sensor control signal is turned on, producing an identical sequence, which is fed to the input of the comparison circuit 3. From the output of the discrete channel, the test signal is fed to the second input of circuit 3, and as synchronizing, it is fed to the element-synchronization system 7. The latter, under the influence of a synchronizing signal, controls the frequency of the generator of 6 clock pulses, from the output of which the clock pulses arrive at the sensor 4 through the inhibitor circuit 5. Thus, the element-synchronization system ensures equality of speeds and coincidence of the fronts of the test and control signals arriving at the inputs of circuit 3. Since sensor 4 was turned on at an arbitrary time, the cycles of the test and control signals will not coincide, and for conducting a measurement session it is necessary to phase them , i.e. combine unambiguous elements of cycles. A similar problem arises in the event of a cyclical phase disturbance during a measurement session, which can occur if a break occurs in a channel causing element-by-element de-synchronization. The de-phasing criterion in this device is the number of the next scrubs, each of which is affected by a certain number of errors. It is known that with a given statistical structure of the test signal, circuit 3 will emit, for a time equal to the duration of one curve, 64 errors in the absence of cyclosephasic.

Дл надежной регистрации нораженного цикла нри расфазировании критическое число прин то равным 32.In order to reliably register the norazhennogo cycle at dephasing, the critical number is assumed to be 32.

Индикатор 11 пораженных циклов подсчитывает число ошибок, отмеченных схемой 5 за врем , равное одному циклу. Сброс индикатора 11 в исходное состо ние осуществл етс меткой цикла от генератора 9 через элементы 12 и 13 задержки. Если индикатор 11 за врем между двум сбросами, т. е. в течение одного цикла, успеет насчитать 32 ошибки, то этот цикл считаетс пораженным, а с выхода индикатора 11 подаетс сигнал на запрещающий вход схемы 14 запрета. Если число ощибок в цикле менее 32, то сигнал запрета не подаетс .Indicator 11 affected cycles counts the number of errors marked by circuit 5 in a time equal to one cycle. The indicator 11 is reset to its initial state by a cycle label from the generator 9 through delay elements 12 and 13. If the indicator 11 during the time between two faults, i.e., during one cycle, has time to count 32 errors, then this cycle is considered to be affected, and from the output of indicator 11 a signal is given to the inhibit input of the prohibition circuit 14. If the number of errors in the loop is less than 32, then the inhibit signal is not given.

Так как в процессе сеанса измерени цикл может быть поражен числом ошибок, большим 32, даже при отсутствии расфазнровани , то дл включени системы циклового фазировани необходимо отметить несколько следующих друг за другом пораженных циклов. Эту задачу выполн ет интегратор 16.Since during the measurement session the cycle can be affected by the number of errors greater than 32, even in the absence of a dephasing, to activate the cycle phasing system, it is necessary to note several consecutive affected cycles. This task is performed by integrator 16.

Интегратор 16 представл ет собой счетчик на «7, продвигаемый метками цикла от генератора 9 и сбрасываемый в исходное состо ние теми же метками цикла через элемент 13 задержки и схему 14. При отсутствии пораженных циклов каждый сигнал сброса поступает на интегратор 16, и последний не продвигаетс дальще первого состо ни . Каждый пораженный цикл запрещает поступление сброса на интегратор 16.The integrator 16 is a counter at 7, promoted by cycle labels from generator 9 and reset to its original state with the same cycle labels through delay element 13 and circuit 14. In the absence of affected cycles, each reset signal goes to integrator 16 and the latter does not advance the first state Each affected cycle prohibits the arrival of a reset to the integrator 16.

При наличии щести пораженных циклов, следующих непрерывно друг за другом, интегратор 16 устанавливаетс в седьмое состо ние , и на выходе его по вл етс сигнал включени системы циклового фазировани , устанавливающий триггер 10 циклового фазировани в рабочее состо ние. При любом другом числе следующих непрерывно друг за другом пораженных циклов, меньшем шести, сигнал включени системы циклового фазировани выдан не будет. По желанию оператора эту цифру можно измен ть в зависимости от свойств исследуемого канала и скорости передачи .If there are scabs of affected cycles that follow each other continuously, the integrator 16 is set to the seventh state, and at its output a turn-on system of the cycle phasing system appears, setting the trigger of the cycle phasing 10 to the working state. For any other number of consecutively affected affected cycles, less than six, the turn-on signal of the cycle phasing system will not be issued. At the request of the operator, this figure can be changed depending on the properties of the channel under study and the transmission rate.

От триггера 10 подаетс сигнал совпадени на схему 8 совпадени , с выхода которой поступает сигнал на запрещающий вход схемы 5 запрета при наличии сигнала ошибки на выходе схемы 5 сравнени .A trigger 10 is supplied from the trigger 10 to a coincidence circuit 8, from the output of which a signal is received to the inhibit input of the prohibition circuit 5 in the presence of an error signal at the output of the comparison circuit 5.

Таким образом, при включенной системе циклового фазировани каждый сигнал ошибки запрещает поступление тактового импульса от генератора 6 на датчик 4, что стопирует датчик и смещает фазу сигнала на его выходе . Этот процесс длитс до прекращени поступлени ошибок от схемы сравнени , т. е. до полного совмещени циклов испытательного и контрольного сигналов.Thus, when the cyclic phasing system is turned on, each error signal prohibits the arrival of a clock pulse from generator 6 to sensor 4, which stops the sensor and shifts the phase of the signal at its output. This process lasts until the cessation of errors from the comparison circuit, i.e., until the complete combination of the test and control signal cycles.

После окончани фазировани необходимо отключить систему циклового фазировани . Эту задачу выполн ет индикатор 15 фазировани . Принцип его действи основан на том, что при расфазированных циклах в сигналах используемой структуры не может следовать подр д более шести элементов сигнала, в которых не отмечены ошибки.After the end of phasing, it is necessary to turn off the cycle phasing system. This task is performed by the phasing indicator 15. Its principle of operation is based on the fact that, with out-of-phase cycles, the signals of the structure used cannot be followed by more than six signal elements in which no errors are noted.

Только при поэлементном сравнении сфазированных циклов по вл етс семь и более следующих подр д безошибочных тактов - «неошибок . Отсутствие ошибок в семи тактах подр д свидетельствует о том, что циклы сфазированы . Чтобы исключить ложное срабатывание , критерием фазировани в данном устройстве вл етс 14 следующих друг за другом «неошибок.Only by element-wise comparison of phased cycles, seven or more of the following additional error-free steps appear - "non-errors. The absence of errors in seven cycles of a cycle indicates that the cycles are phased. In order to eliminate false positives, the criterion for phasing in this device is 14 consecutive "errors."

Индикатор 15 фазировани представл ет собой счетчик на «15, продвигаемый тактовыми импульсами от генератора 6 и сбрасываемый в исходное состо ние сигналом ошибки от схемы 3 сравнени .The phasing indicator 15 is a counter at 15, advanced by clock pulses from oscillator 6 and reset by the error signal from comparison circuit 3.

При окончании фазировани в 14 элементах сигнала схема сравнени не отметит ошибки, сброс на индикатор 15 поступать не будет, и он установитс в 15 состо ние. При этом сигналом с выхода индикатора 15 устанавливаетс в исходное состо ние триггер 10 и снимаетс сигнал совпадени со схемы 8 совпадени . При этом сигналы ошибок, отмеченные в сеансе измерени , уже не воздействуют на тактовые импульсы, т. е. система циклового фазировани отключена.At the end of the phasing in 14 elements of the signal, the comparison circuit will not notice an error, the indicator 15 will not be reset, and it will be set to the 15th state. In this case, the signal from the output of the indicator 15 sets in the initial state the trigger 10 and the coincidence signal is removed from the coincidence circuit 8. In this case, the error signals noted in the measurement session no longer affect the clock pulses, i.e., the cycle phasing system is disabled.

Предмет изобретени Subject invention

Устройство дл определени достоверности передачи двоичной информации, содерл ащее датчики испытательного и контрольного сигналов , схему сравнени , схему запрета, генератор тактовых импульсов и систему тактовой синхронизации, отличающеес тем, что, с целью повышени точности и автоматизации процесса измерений путем автоматического фазировани циклов испытательного и контрольного сигналов, выход указанной схемы сравнени подключен к одному из входов схемы совпадени , а также к тактовому входу индикатора порал енных циклов и к сбросовому входу индикатора фазировани ; при этом выход генератора тактовых импульсов подключен к тактовому входу индикатора фазировани , соединенному с одним из входов триггера циклового фазировани , а также с управл ющим входом генератора меток цикла , выход которого подключен к тактовому входу интегратора, через элементы задержки - к сбросовому входу интегратора, а через элемент задерлски и схему запрета - к сбросовому входу интегратора, причем выход индикатора пораженных циклов соединен с запрещающим входом схемы запрета, а выход интегратора соединен со вторым входом триггера циклового фазировани , выход которого подключен ко второму входу смехы совпадени , включенной своим выходом на запрещаюн1 ,нй вход схемы запрета.A device for determining the reliability of binary information containing test and control sensors, a comparison circuit, a prohibition scheme, a clock pulse generator and a clock synchronization system, characterized in that, in order to improve the accuracy and automation of the measurement process by automatically phasing test and control cycles signals, the output of the specified comparison circuit is connected to one of the inputs of the coincidence circuit, as well as to the clock input of the indicator of the palenced cycles and to the reset common input phasing indicator; the output of the clock generator is connected to the clock input of the phasing indicator connected to one of the cyclic phasing trigger inputs, as well as to the control input of the loop label generator, the output of which is connected to the integrator clock input, through the delay elements to the integrator's reset input, and through the Zaderlski element and the prohibition scheme - to the integrator's reset input, the output of the affected cycles indicator is connected to the prohibiting input of the prohibition scheme, and the integrator output is connected to the second input cyclic phasing igger, the output of which is connected to the second input of the coincidence laughter, turned on by its output to prohibit1, the input of the prohibition circuit.