SU1758653A1 - Устройство дл выделени эффективных решений - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при решении многокритериальных задач исследовани  операций. Целью изобретени   вл етс  расширение класса решаемых задач за счет выделени  парето-оп- тимальных решений. Устройство содержит блок формировани  адреса, два дешифратора , блок пам ти векторов исходной информации и блок сравнени . Блок пам ти векторов исходной информации содержит М элементов пам ти (М - число вариантов решени ), каждый из которых состоит из Р регистров (Р - количество компонент в варианте решени ), два элемента И, два блока ключей, два разделительных диода и элемент ИЛИ. Блок сравнени  содержит Р элементов сравнени , две группы блоков элементов ИЛИ, четыре элемента И, элемент ИЛИ-НЕ и элемент задержки. 1 ил.

Description

Изобретение относитс  к области вычислительной техники и может быть использовано дл  решени  многокритериальных задач исследовани  операций, а именно при выборе парето-оптимальных вариантов

Известно устройство, предназначенное дл  решени  задач многокритериальной (векторной) оптимизации и обеспечивающее определение обобщенного показател  эффективности многокритериальных задач. Однако это устройство не позвол ет выдел ть из множества вариантов парето-опти- мальные решени .

Наиболее близким по технической сущности к за вл емому устройству  вл етс  устройство дл  выбора оптимальных решений , содержащее блок сравнени , блок пам ти векторов исходной информации, группу блоков задани  показателей, группу блоков задани  допусков, группу блоков пам ти показателей, группу сумматоров, две

группы блоков делени , две группы квадраторов , первый и второй сумматоры.

Данное устройство обеспечивает свертку векторной информации в скал рные величины и выбор по ним решени , соответствующего лучшему в субъективно прин том смысле набору показателей. Однако это устройство также не позвол ет выдел ть из исходной векторной информации множество парето-оптимальных решений.

Цель изобретени  - расширение класса решаемых задач за счет выделени  парето- оптимальных решений.

На чертеже приведена функциональна  схема устройства.

Устройство содержит блок 1 формировани  адреса, блок 2 пам ти векторов исходной информации, блок 3 сравнени , первый 4 и второй 5 дешифраторы, вход 6 запуску устройства, выход 7 признака окончани  решени .

VJ

сл

00

о сл со

Блок 1 формировани  адреса предназначен дл  формировани  управл ющих сигналов в соответствии с реализуемым алгоритмом. Блок имеет п ть управл ющих входов, два информационных и один управл ющий выход. При поступлении сигналов на первый, второй и п тый управл ющий входы блока значение сигнала на первом информационном выходе увеличиваетс  на единицу, на втором информационном выходе становитс  на единицу большим, чем стало на первом информационном выходе. Кроме того, в блоке формируетс  управл ющий импульс, поступающий с его управл ющего выхода на управл ющий вход блока сравнени . При поступлении импульсов на третий или четвертый управл ющий входы увеличиваетс  на единицу значение на втором информационном выходе, и, если это значение не стало равным (М+1), то по вл етс  импульс на управл ющем выходе блока.

Возможна  функциональна  схема блока задани  адреса приведены на фиг. 1. Блок 1 содержит первый 8 и второй 9 элементы ИЛИ, первый 10 и второй 11 счетчики , генераторы одиночных импульсов 12,13, элемент И 14, элементы задержки 15, 16.

Блок 2 пам ти векторов исходной информации предназначен дл  хранени  векторов исходной информации, выдачи значений пары очередных векторов дл  поэлементного сравнени  и обнулени  значений векторов, не принадлежащих подмножеству парето-оптммальных решений .

Блок содержит М элементов пам ти 17i,

17м (где М - количество векторов

исходной информации), каждый из которых содержит элемент ИЛ И 18, первый 19 и второй 20 элементы И, регистры 211,21221Р

(р - количество компонент в векторах), первый 22 и второй 23 ключи, первый 24 и второй 25 разделительные диоды. Каждый элемент пам ти имеет четыре управл ющих входа и две группы информационных выходов . Первый и четвертый управл ющие входы соответственно объединены у всех элементов пам ти. Второй управл ющий вход всех элементов пам ти соединен с соответствующим выходом первого дешифратора , а третий управл ющий вход всех элементов пам ти соединен с соответствующими выходами второго дешифратора. При наличии сигнала уровн  логической единицы на втором управл ющем входе содержимое регистров данного элемента пам ти поступает через ключ 22 на первую группу информационных выходов, а при наличии сигнала уровн  логической единицы

на третьем управл ющем входе содержимое регистров элементов пам ти поступает через ключ 23 на вторую группу информационных выходов элемента пам ти. Поступление импульса на первый или четвертый управл ющий входы при условии наличи  сигнала уровн  логической единицы на втором или третьем управл ющем входе приводит к обнулению содержимого регистров

данного элемента пам ти.

Блок 3 сравнени  предназначен дл  сравнени  компонент очередных векторов и формировани  управл ющих сигналов на управл ющих выходах блока. Блок 3 содержит схемы сравнени  26i, 262, .... 26Р, первую и вторую группу элементов ИЛИ 27i,

27227Р и 28|„ 28229Р, элемент ИЛИНЕ 30, элемент И 31,32,33 и элемент задержки 34. Если значение k-той компоненты,

поступающей на первый информационный вход схемы сравнени  26.меньше k-той компоненты , поступающей на второй информационный вход этой схемы сравнени , то на ее признаковом выходе по вл етс  сигнал

уровн  логической единицы, в противном случае сигнал на признаковом выходе имеет уровень логического нул .

Устройство работает следующим образом . Перед началом решени  значени  компонент исходных векторов занос тс  в регистры 21k, к 1, Р элементов пам ти 17s. S 1,7й и обнул ютс  счетчики 10, 11 блока 1 задани  адреса.

Решение начинаетс  подачей импульса уровн  логической единицы на вход 6 запуска устройства. При этом импульс входа 6 запуска поступает на первый управл ющий вход блока 1 задани  адреса. С первого управл ющего входа сигнал поступает на вход элемента ИЛИ 18, а с его выхода - на вход генератора одиночных импульсов 12. Гене- рагор формирует импульс, длительность которого достаточна дл  срабатывани 

счетчиков 10, 11, этот импульс поступает с выхода генератора 12 на счетный вход счетчика 10 и вход элемента задержки 15. Содержимое счетчика 10 увеличиваетс  на единицу (в начале первого шага решени 

становитс  равным единице). Информационные выходы счетчика 10 соединены с информационными входами счетчика 11, поэтому, когда через ri - врем  задержки элемента 15 сигнал с выхода элемента задержки поступает на вход записи счетчика 11, содержимое счетчика 10 записываетс  в счетчик 11. Кроме того, импульс с выхода элемента задержки 15 поступает на вход элемента ИЛИ 9, а с его выхода - на вход генератора одиночных импульсов 13, который через врем  задержки тг формирует управл ющий импульс, поступающий на счетный вход счетчика 11 и вход элемента задержки 16. При этом содержимое счетчика 11 увеличиваетс  на единицу и становитс  равным на первом шаге решени  двум. Коды содержимого счетчиков 10, 11 через информационные выходы блока 1 задани  адреса поступают на входы первого и второго дешифраторов Л и 5.

При этом по вл ютс  сигналы уровн  логической единицы на первом выходе дешифратора 4 и втором выходе дешифратора 5. Эти сигналы поступают на второй управл ющий вход элемента пам ти 17i и третий управл ющий вход элемента пам ти 172. При этом в элементе пам ти 17i сигнал поступает на вход элемента ИЛИ 18, один вход элемента И 19 и управл ющий вход ключа 22, информационные цепи которого при этом замыкаютс . С выхода элемента ИЛИ 18 сигнал поступает на объединенные считывающие входы регистров 21i«, k 1, Р элемента пам ти 17i и значени  компонент первого вектора с выходов регистров этого элемента пам ти поступают через информационные цепи ключа 22 на соответствующие входы элементов ИЛИ 27k, k 1, Р блока 2 сравнени . В элементе пам ти 172 сигнал с дешифратора 5 поступает на вход элемента ИЛИ 18, один вход элемента И 20 и на управл ющий вход ключа 23, информационные цепи которого при этом замыкаютс . С выхода элемента ИЛИ 18 сигнал поступает на объединенные считывающие входы регистров 21и, k 1, Р и содержимое компонент второго вектора с выходов регистров через информационные цепи ключа 23 элемента пам ти 172 поступает на соответствующие входы элементов ИЛИ 28k, k 1. Р блока 2 сравнени .

С выходов элементов ИЛИ 27k, 28k, k 1, Р значени  соответствующих компонент первого и второго векторов поступают соответственно на первый и второй информа- ционные входы схем сравнени  26k, k 1, Р.

Через Т2 - врем  задержки элемента задержки 16 импульс с его выхода через элемент И 14 поступает на управл ющий вход блока 2 сравнени , а с него - на объединенные управл ющие входы схем сравнени  26k, k 1, Р и вход элемента задержки 34. При этом в схемах сравнени  осуществл етс  сравнение значений компонент первого и второго векторов, если k-а  компонента первого вектора меньше k-ой компоненты второго вектора, то на признаковом выходе k-ой схемы сравнени  по вл етс  сигнал уровн  логической единицы, в

противном случае сигнал на признаковом выходе будет иметь уровень логического нул . Через гз - врем  задержки элемента задержки 34, сигнал с его выхода поступает

на входы элементов И 31, 32. 33.

Дальнейша  работа устройства зависит от результатов сравнени  компонент очередных векторов. При этом возможны три варианта, которые рассмотрим на примере

сравниваемых на первом шаге решени  компонент первого и второго векторов.

Первый вариант. Если все компоненты первого вектора меньше соответствующих компонент второго вектора, то единичные

сигналы с выходов схем сравнени  26k, k 1, Р поступают на все входы элементов И 29 и ИЛИ-НЕ 30. При этом сигнал уровн  логической единицы с выхода элемента И 29 подаетс  на вход элемента И 31 и инверсный

вход элемента И 33, поэтому сигнал с выхода элемента задержки 34 поступает через элемент И 31 на объединенные первые входы элементов пам ти 17s, S 1, М и на второй управл ющий вход блока 1 задани 

адреса. Сигнал с первого управл ющего входа элементов пам ти поступает на вход элементов И 19 всех элементов пам ти. Так как на втором входе элемента И 19 присутствует сигнал только в элементе пам ти 17ь

то сигнал с выхода элемента И 19 этого элемента пам ти через разделительный ди- од.24 поступает на объединенные входы обнулени  регистров 21 k, k 1, Р и содержимое этих регистров обнул етс . На этом заканчиваетс  первый шаг решени  и на втором уже будет осуществл тьс  сравнение второго вектора с третьим.

Второй вариант. Если все компоненты первого вектора больше, или равны соответствующим компонентам второго вектора, то на признаковых выходах всех схем сравнени  будет сигнал уровн  логического нул  и тогда сигнал с выхода элемента ИЛИ-НЕ 30 поступает на один из входов элемента И 32.

Сигнал с выхода элемента задержки 34 поступает на объединенные входы элементов пам ти 17s, S 1, М и на четвертый управл ющий вход блока 1 задани  адреса. Сигнал с четвертых управл ющих входов

элементов пам ти поступает на вход элементов И 20. Так как на втором входе элемента И 20 на первом шаге решени  будет присутствовать сигнал только в элементе пам ти 172, то с выхода элемента И 20 сигнал через разделительный диод 25 поступает на объединенные входы обнулени  регистров 21 k, k 1, Р и содержимое регистров элемента пам ти 172 обнул етс . На этом шаг решени  заканчиваетс  и начинаетс  следующий, на котором будет осуществл тьс  сравнение компонент первого и третьего векторов.

Третий вариант. Если услови  дл  рассмотренных выше первого и второго вариантов на первом шаге решени  не реализуютс , то к моменту поступлени  импульса с выхода элемента задержки 34 на выходах элементов 29 и 30 будут сигналы уровн  логического нул  и импульс с выхода элемента задержки 34 через элемент И 33 поступает на третий управл ющий вход блока 1 задани  адреса. На этом шаг решени  заканчиваетс  и начинаетс  следующий шаг, на котором будет осуществл тьс  сравнение компонент первого и третьего векторов.

Работа устройства на последующих шагах решени  будет аналогична выше рассмотренному первому шагу, за тем исключением, что если в начале очередного шага содержимое счетчика 11 станет равным (М+1). то сигнал с (М+1)-го выхода второго дешифратора 5 поступит на п тый вход блока 1 задани  адреса и начинаетс  другой шаг решени . Поступление сигнала с п того управл ющего входа на инверсный вход элемента И 14 исключает преждевременное прохождение импульса от генератора одиночных импульсов 13 на управл ющий выход блока.

Решение заканчиваетс  при достижении содержимого счетчика 10 в начале очередного шага решени  значени  М, при этом сигнал с М-го выхода первого дешифратора 4 поступает на выход 7 признака окончани  решени . Множество парето-оп- тимальных решений, выделенных в результате работы устройства, однозначно определены содержимым необнуленных элементов пам ти 17s. S ТГЖ

Таким образом, предлагаемое устройство обеспечивает за R шагов решени  (М R 0.5М (М - 1)) выделение парето- оптимальных решений из исходного множества векторов исходной информации, что свидетельствует о существенном расширении класса решаемых задач многокритериальной оптимизации и достижении цели изобретени .

Claims (1)

1. Формула изобретени  Устройство дл  выделени  эффективных решений, содержащее блок сравнени , блок пам ти векторов исходной информации , перва  группа выходов блока пам ти векторов исходной информации подключена к первой группе информационных входов блока сравнени , первый выход которого подключен к первой группе входов разрешени  обнулени  блока пам ти векторов исходной информации, отличающеес  тем, что, с целью расширени  класса решаемых задач за счет выделени  парето-опти- мальных решений, дополнительно введены

   первый и второй дешифраторы, блок формировани  адреса, первый управл ющий вход которого  вл етс  входом запуска устройства , входы первого и второго дешифраторов подключены соответственно к первому и

   0 второму информационным выходам блока формировани  адреса, группы выходов соответственно к первой и второй группам входов разрешени  считывани  блока пам ти векторов исходной информации, один из

   5 выходов первого дешифратора  вл етс  вы- ходом признака окончани  решени  устройства , а управл ющий выход второго дешифратора подключен к второму управл ющему входу блока формировани  адре0 са, третий, четвертый и п тый управл ющие входы которого соответственно подключены к первому, второму выходам блока сравнени  и к второй группе входов разрешени  обнулени  блока пам ти векторов исходной

   5 информации, третьему выходу блока сравнени , а управл ющий выход - к управл ющему входу блока сравнени , втора  группа информационных входов которого подключена к второй группе выходов блока пам ти

   0 векторов исходной информации, причем блок пам ти векторов исходной информации содержит элементы пам ти по числу векторов исходной информации, первый и четвертый, второй и третий входы элемен5 тов пам ти образуют соответственно первые и вторые группы входов разрешени  обнулени  и разрешени  считывани  блока, а перва  и втора  группы выходов - соответственно первую и вторую группы выходов

   0 блока, причем каждый элемент пам ти содержит первый и второй элементы И, элемент ИЛИ, первый и второй разделительные диоды, регистры по числу компонент в векторе исходной информации, первый и вто5 рой блоки ключей, выходы которых  вл ютс  соответственно первой и второй группами выходов элемента пам ти, группы информационных входов подключены соответственно к выходам регистров, а управл 0 ющие входи - соответственно к первым входам первого и второго элементов И и к первому и второму входам элемента ИЛИ. которые  вл ютс  соответственно вторым и третьим входами элемента пам ти, первым

   5 и четвертым входам которого  вл ютс  вторые входы первого и второго элементов И, выходы которых подключены соответственно к входам первого и второго разделительных диодов, выходы которых объединены и подключены к входам обнулени  регистров,

   входы разрешени  считывани  которых подключены к выходу элемента ИЛИ, блок сравнени  содержит первую и вторую группы блоков элементов ИЛИ по числу компонент в векторе исходной информации, группу элементов сравнени  по числу компонент в векторе исходной информации, элемент задержки, первый, второй, третий и четвертый элементы И, элемент ИЛИ-НЕ, каждый вход которого подключен к соответствующему входу первого элемента И и выходу соответствующего элемента сравнени , а выход - к первому входу третьего элемента И, выход которого  вл етс  третьим выхо0

   дом блока, а второй вход подключен к выходу элемента задержки и к первым входам второго и четвертого элементов И, выходы которых  вл ютс  соответственно первым и вторым выходами блока, а вторые входы подключены к выходу первого элемента И, управл ющие входы элементов сравнени  подключены к управл ющему входу блока и к входу элемента задержки, а первый и второй информационные входы - соответственно к выходам блоков элементов ИЛИ первой и второй группы, входы которых образуют соответственно первую и вторую группы информационных входов блока.

   ТОГЭДНОг

   Ъ I «г