SU1755399A1 - Устройство дл управлени резервированной вычислительной системой - Google Patents

Abstract

Использование: в параллельных вычислительных системах повышенной надежности Сущность: устройство содержит 1 группу счетчиков числа команд. 1 группу схем сравнени , 1 регистр хранени  эталонного кода, 4 группы элементов И, 4 группы элементов ИЛИ, 1 элемент ИЛИ, 1 регистр хранени  кодов состо ни  процессоров, 1 регистр хранени  кодов исправности процессоров , 1 регистр хранени  кодов назначени , 1 группу блоков обнаружени  отказов, группу входов отказа, вход взаимных проверок, выходы сигналов запуска, выходы переключени , выходы разрешени  записи 5 ил.

Description

Изобретение относитс  к вычислительной технике, а именно к параллельным вычислительным системам повышенной надежности.

Известна вычислительна  система, со- держща  первый, второй и третий резервируемые процесссоры, информационные выходы которых через первый-, второй и третий коммутаторы вывода информации подключены к входам первого и второго модулей пам ти, выходы которых через первый , второй и третий коммутаторы ввода информации подключены к информационным входам первого, второго и третьего резервируемых процессоров, контрольные выходы которых подключены к первому, второму и третьему выходам устройства управлени  соответственно, перва , втора  и треть  группы выходов которого подключены к управл ющим группам входов первого, второго и третьего резервируемых процессоров , а четверта  группа выходов - к груп- пе управл ющих входов четвертого

коммутатора выхода информации, к первому , второму и третьему входам которого подключены информационные выходы первого , второго и третьего резервируемых процессоров, а первый и второй выходы четвертого коммутатора вывода информации подключены к первому и второму входам блока сравнени , выход которого подключен к четвертому входу устройства управлени , п тый, шестой и седьмой выходы которого подключены к управл ющим входам первых, вторых и третьих коммутаторов ввода и вывода информации, а п та , шеста  и седьма  группы входов устройства управлени  подключены к группам управл ющих выходов первого, второго и третьего резервируемых восемнадцатого элемента И и третьим входам дес того и одиннадцатого элементов И, второй инверсный выход подключен к первому входу шестнадцатого элемента И к третьим входам седьмого и двенадцатого элементов И, третий инверсный выход подключен к первому входу сем (/

с

Х| СП

ел со ю о

-э

надцзтого элемента И и третьим входам восьмого и дев того элементов И к вторым входам шестнадцатого, семнадцатого и восемнадцатого элементов И подключены соответственно выходы четвертого, п того и шестого элементов И, а выходы шестнадцатого семнадцатого и восемнадцатого элементов И подключены к первому, второму и третьему входам тринадцатого элемента ИЛИ соответственно, выход которого подключен к входам сдйига третьего и п того регистров.

Недостатком известной вычислительной

машины  вл етс  низка  достоверность обнаружени  отказа процессоров, обусловленна  жестким критерием обнаружени  факта отказа каждого из резервируемых процессоров. Это делает невозможным учет индивидуальных особенностей каждого из ре зервируемых процессоров в отношении надежности его функционировани . Например , высока  интенсивность сбоев какого- либо из резервируемых процессоров повышает веро тность несовпадени  результатов работы взаимопровер емых процессоров , если указанный резервируемый процессор работает в паре Така  ситуаци  характеризуетс  высокой веро тностью ошибочного обнаружени  отказа соответствующего резервируемого процессора, что  вл етс  весомым аргументом против использовани  данной вычислительной системы .

Целью изобретени   вл етс  повышение достоверности обнаружени  отказа процессоров путем обеспечени  возможности изменени  критери  обнаружени  отказа дл  каждого из резервируемых процессоров

Указанна  цель достигаетс  тем, что в устройство введена группа блоков обнаружени  отказов, каждый из которых содержит регистр проверок, дешифратор проверок, регистр сдвига, регистр пороговых значений, регистр сдвига, сумматор-вы- читатель, схему сравнени , группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключены соответственно к входу записи и входу сдвига регистра сдвига, выходы разр дов которого подключены к первым входам элементов И группы блока обнаружени  отказа , к вторым входам которых подключены выходы дешифратора проверок информационный вход которого подключен к выходу регистра проверок, выходы элементов И группы блока обнаружени  отказа подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входом вычитани  сумматора-вычитател  вход сложени  которого соединен с выходом первого разр да регистра сдвига, а выход - с первым информационным входом схемы сравнени , второй информационный вход

которого подключен к выходу регистра пороговых значений, а выход схемы сравнени   вл етс  выходом отказа блока обнаружени  отказа группы, причем выходы отказа блоков обнаружени  отказа подключен к

0 вторым входам соответствующих элементов ИЛИ третьей группы, выходы разр дов регистра хранени  кодов назначени  подключены к входам задани  режима соответствующих блоков обнаружени  от5 каза группы, входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к входам анализа блоков обнаружени  отказа группы, причем в каж0 дом блоке обнаружени  отказа группы входы анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задани  режима

5 блока обнаружени  отказа

На фиг 1 представлена схема резервированной вычислительной системы на фиг 2 - схема устройства управлени ; на фиг 3 - схема блока обнаружени  отказа; на

0 фиг 4 - временные диаграммы работы устройства управлени  на фиг 5 - временные диаграммы работы блока обнаружени  отказа

Резервированна  вычислительна  сис5 тема(фи 1) содержит первый второй и третий резервируемые процессоры 1, 2 и 3, информационные выходы которых через первый, второй и третий коммутаторы 4, 5 и б вывода информации подключены к входам

0 первого и второго модулей 7 и 8 пам ти, выходы которых через первый, второй и третий коммутаторы 9, 10 и 11 ввода информации подключены к информационным входам резервируемых процессоров 1 2 и

5 3, контрольные выходы которых подключены к первому, второму и третьему входам 12, 13 и 14 устройства 15 управлени , перва , втора  и треть  группы выходов 16, 17 и 18 которого подключены к управл ющим груп0 пам входов первого, второго и третьего резервируемых процессоров 1, 2 и 3, а четверта  группа выходов 19 подключена к группе управл ющих входов четвертого коммутатора 20 вывода информации, пер5 вый, второй и третий входы которого подключены к информационным выходам первого, второго и третьего резервируемых процессоров 1, 2 и 3. а первый и второй выходы - к первому и второму входам блока 21 сравнени , выход которого подключен к

четвертому входу 22 устройства 15 управлени , п тый, шестой и седьмой выходы 23,24 и 25 которого подключены к управл ющим входам первых, вторых и третьих коммутаторов ввода 9, 10 и 11 и вывода 4, 5 и б информации, а п та , шеста  и седьма  группы входов 26, 27 и 28 устройства 15 управлени  подключены к группам управл ющих выходов первого, второго и третьего резервируемых процессоров 1, 2 и 3.

Устройство управлени  (фиг.2) содержит счетчики 29, блоки 30 сравнени , первый регистр 31, элемент ИЛ 1/132 и 33. второй регистр 34, элемент ИЛИ 35, элемент И 36, первые входы 37 блоков 38 обнаружени  отказа, их выходы 39, элементы ИЛИ 40, третий регистр 41, элемент И ЛИ 42, элемент И 43, четвертый регистр 44, подключенный выходом 45 к второму входу блоков 38 обнаружени  отказа, элемент И 46, элемент ИЛИ 47, выход 48 которого подключен к третьим входам блоков обнаружени  отказа, содержащих (фиг.З) регистр 49, дешифратор 50, элементы И 51, второй регистр 52, элементы И 53, 54, элемент ИЛИ 55, сумматор-вычита- тель 56, узел 57 сравнени  и третий регистр 58 Позиции 59 - 85 обозначены соответствующие входы и выходы узлов устройства.

На временных диаграммах работы устройства управлени  (фкг 4) обозначены- 59, 60, 61 - сигналы об окончании выполнени  очередной команды, поступающие соответственно от первого, второго и третьего резервируемых процессоров 1, 2 и 3 по первым шинам п той, шестой и седьмой групп входов 26, 27. 28 устройства 15 управлени ; 62, 63 и 64 - сигналы об окончании выполнени  очередного программного мо; дул , поступающие соответственно от первого , второго и третьего резервируемых процессоров 1, 2 и 3 по вторым шинам п той , шестой и седьмой групп входов 26, 27 и 28 устройства 15 управлени  (в качестве таких сигналов могут быть использованы, например, входные сигналы установки процессоров в исходное состо ние перед началом выполнени  очередного программного модул ); 65, 66, 67 - сигналы об окончании очередного такта работы соответственно первым, вторым и третьим резервируемым и процессорами 1, 2 и 3, формирующиес  на выходах соответственно первого, второго и третьего элементов И 32 устройства 15 управлени ; 68, 69, 70 - сигналы об обнаруже- нии отказа соответственно первого, второго и третьего резервируемых процессоров 1,2 и 3, формирующиес  на выходах соответственно первого, второго и третьего блоков 38 обнаружени  отказа устройства 15 управлени ; 12,13, 14 - сигналы об отказах соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, поступающие от внутреннего контрол  с контрольных

выходов процессоров, 71, 72, 73 - сигналы о неисправности соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, формирующиес  соответст0 венно на первом, втором и третьем выходах третьего регистра 41 устройства 15управле ни ; 22 - сигналы несовпадени  результатов работы взаимопровер емых процессоров, поступающие от блока срае5 нени  21, 23, 24 и 25- сигналы управлени  первыми, вторыми и третьими ко мМутзтбра- ми ввода 9, 10. 11 и вывода 4, 5, 6 информации , поступающие на управл ющие входы коммутаторовГ 74, 75, 76 - сигналы останова

0 первого, второго и третьего резервируемых процессоров 1, 2, 3 соответственно, поступающие по первым шинам первой, второй и третьей групп выходов 16, 17, 18 устройства 15 управлени ; 77, 78, 79 - сигналы пуска

5 соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, поступающие по вторым шинам первой, второй и третьей групп выходов 16, 17 и 18 устройства 15 управлени  80, 81, 82 - сигналы раз0 решени  записи результатов в соответствующий модуль пам ти первому, второму и третьему резервируемым процессорами 1, 2, 3 соответственно, поступающие по третьим шинам перЪбй, второй и третьей

5 групп выходов 16, 17. 18 устройства 15 управлени  соответственно.

На временных диаграммах работы блока обнаружени  отказа (фиг.5) обозначены 48 - сигналы об окончании очередного такта

0 работы парой взаимопрове(5 емых процессоров , поступающие с выхода тринадцатого элемента ИЛИ 47 устройства 15 управлени  на третий вход блока 38 обнаружени  отказа; 45 - сигналы, свидетельствующие о ра5 боте в паре соответствующего резервируемого процессо ра . поступающие с соответствующего пр мого выхода четвертого регистра 44 на второй вход блока 38 обнаружени  отказа; 37 - сигналы о несов0 падении результатов работы взаимопровер емых процессоров, поступающие с выхода блока 21 сравнени  на первый вход блока 38 обнаружени  отказа; 83 - группа сигналов на выходах второго регистра 52

5 блока 38 обнаружени  отказа, свидетельствующих о несовпадении регультатов работы соответствующего резервируемого процессора при работе его в паре с взаимопровер емым в последних Ъ тактах парной работы; 84 - сигналы о несовпадении результатов работы взаимопровер емых процессоров в текущем работы.

поступающие на вход сложени  сумматора- вычитател  56 с первого выхода второго регистра 52 блока 38 обнаружени  отказа, 85 - сигналы о несовпадении результатов работы взаимопровер емых процессоров в первом такте за пределами рассматриваемого интервала, поступающие на вход вычитани  сумматора-вычитател  56 с выхода элемента ИЛИ 55: 39 - сигналы об обнаружении отказа соответствующего резервируемого процессора, формируемые на выходе блока 38 обнаружени  отказа.

Коммутатор 20 вывода информации предназначен дл  подключени  к входам блока 21 сравнени  информационных выходов пары взаимопровер емых процессоров.

Счетчики 29 предназначены дл  подсчета числа команд, выполн емыхх в текущем такте работы каждым из резервируемых процессоров.

Регистр 31 предназначен дл  хранени  эталонного числа команд, при превышении которого содержимым любого из счетчичов 29 на выходе соответствующего блока 30 сравнени  формируетс  логическа  1, сигнализирующа  о необходимости окончани  текущего такта работы соответствующим процессором.

Регистр 34 предназначен дл  хранени  состо ни  каждого из резервируемых процессоров . Логическа  1 в любом из разр довозначаетнахождение сбответствующего процессора в режиме Останов, логический О указывает на зан тость процессора решением задачи.

Блоки 38 обнаружени  отказа предназначены дл  обнаружени  отказа соответствующего резервируемого процессора в соответствии с заданным дл  него критерием путем анализа результатов работы соответствующегорезервируемого процессора в парах с другими резервируемыми процессорами в течение заданного числа тактов.

Регистр 41 предназначен дл  хранени  информации об исправности резервируемых процессоров, логическа  1 в любом из его разр дов означает отказ соответствующего процессора.

Регистр 44 предназначен дл  назначени  пары взаимопровер емых процессоров в текущем такте контрол : участие любого из резервируемых процессоров в парной работе определ етс  наличием логической 1 в соответствующем разр де регистра.

Элемент И 46 и элемент ИЛИ 47 предназначены дл  определени  момента начала нового такта контрол  и формирование

сигнала об окончании очередного такта работы взаимопровер емых процессоров

Регистр 49 предназначен дл  хранени  кода числа тактов, в которых анализируетс 

работа в паре соответствующего резервируемого процессора.

Регистр 52 предназначен дл  хранени  результатов работы в паре соответствующего резервируемого процессора в течение

0 последних п тактов.

Сумматор-вычитатель 56 предназначен дл  подсчета числа несовпадений результатов работы соответствующего резервируемого процессора с другим резервируемым

5 процессором при их работе в паре в течение заданного числа тактов.

Регистров предназначен дл  хранени  кода заданного порогового числа несовпадени  результатов работы соответствующе0 го резервируемого процессора с другим резервируемым проессором при их совместной работе.

Блок 57 сравнени  предназначен дл  формирвани  сигнала об отказе соответст5 вующего резервируемого процессора при равенстве содержимого сумматора-вычитани  56 содержимому регистра 58.

Работа системы состоит в том что ее функционирование разбиваетс  на такты

0 активной защиты случайной длительности в св зи с различными размерами программных модулей. В течение такта предусматриваетс  выполнение числ-5 команд, не менее заданного. В каждом такте два процессора

5 работают в паре дублиру  друг друга, а третий - независимо. По окончании такта результаты работы взаимопровер емых процессоров сравниваютс  с целью контрол  работоспособности процессоров и на

0 следующий такт назначаетс  нова  пара процессоров При это запись результатов е модули пам ти производ т свободный процессор и процессор, работающий в паре повторно. При несовпадении результатов

5 работы любого из процессоров с результатами работы остальных заданное число раз за определенное число тактов делаетс  вывод об отказе процессора и необходимости его останова. При выходе из стро  хот  бы

0 одного процессора система функционирует только со встроенным контролем.

Устройство управлени  резервированной вычислительной системой работает следующим образом.

5 В иходном состо нии все резервируемые процессоры 1, 2 и 3 исправны и функционируют . При этом в регистрах 34 и 41 записан код 000, а в регистре 44 - код ООГ. На выходе 23 устройства 15 управлени  формируетс  логический О, размещающий подключение процессора 1 дл  решени  задач первого модул  7 пам ти (сигнал 23), а на выходах 24 и 25 устройства 15 управлени  формируетс  логическа  1, разрешающа  подключение процессорное 2 и 3 дл  решени  задач второго модул  8 пам ти (сигналы 24 и 25). Эти же сигналы поступают на группу выходов 19 устройства 15 управлени , обеспечива  передачу коммутатором 20 вывода информации результа- тов работы взаимопровер емых процессоров 2 и 3 на входы блока 21 сравнени . На третьих шинах групп выходов 16 и 17 устройства 15 управлени  формируютс  логические 1, разрешающие процессорам 1 и 2 запись результатов в модули 7 и 8 пам ти (сигналы 80 и 81), а на третьей шине группы выходов 18 устройства 15 управлени  формируетс  логически О, запрещающий процессору 3 запись результатов в соответствии модуль пам ти (сигнал 82).

В процессе работы от процессора 1, 2, 3 по первым шинам групп входов 26, 27. 28 соответственно на счетные входы первого, второго, третьего счетчиков 29 поступают сигналы, свидетельствующие об окончании выполнени  очередной команды соответствующим процессором и увеличивающие содержимое счетчиков 29 на единицу (сигналы 59, 60, 61). 8 случае равенства содержимого любого из счетчиков 29 коду в регистре 31 на выходе соответствующего блока 30 сравнени  формируетс  логическа  1, поступа- кж(а  на первый вход соответствующего элемента И 32. При поступлении на второй вход этого же элемента И 32 сигнала окончани  очередного программного модул  от процессора (сигналы 62, 63, 64) на выходе данного элемента И 32 вырабатываетс  логическа  Г, сигнализирующа  об окончании текущего такта работы соответствующим процессором (сигналы 65, 66, 67).

По окончании текущего такта работы первым процессором 1 в первый разр д регистра 34 записываетс  логическа  Г, а на первой шине группы выходов 16 устройства 15 управлени  сформируетс  логическа  1 (сигнал 74), вызывающа  останов первого процесора 1.

Логические 1 на первом выходе регистра 34, на выходе четвертого элемента ИЛИ 35 и на первом инверсном выходе регистра 41 обеспечивают формирование логической 1 на выходе четвертого элемента И 36 (сигнал 77), вызывающий пуск первого процессора 1 и запись логического О в первый счетчик 29 и в первый разр д регистра 34

По окончании текущего такта работы вторым и третьим процессорами 2 и 3 (сигналы 66 и 67) во второй и третий разр ды регистра 34 записываютс  логические 1.

На первых шиках выходов 17 и 18 устройства 15 управлени  устанавливаютс  логические 1 (сигналы 75 и 76), вызывающие останов второго и третьего прйцессдров 2 и 3. Логические 1 на втором выходе регист0 ра 34, на выходе элемента ИЛИ 35 и на инверсном выходе р егисТра 41 обеспечивают логическую 1 на выходе соответствую- щего элемента И 36 (сигнал 78), вызывающую пуск второго процессора 2 и

5 запись логического О во второй счетчик 29 и во второй разр д регистра 34. Логический О на выходе шестого элемента ИЛИ 35 обеспечивает логический О на выходе шестого элемента И 36 (сигнал 79), в св зи с

0 чем процессор 3 не продолжает работу, а остаетс  в режиме останова.

В случае несовпадени  результатов работы процессоров 2 и 3 сигнал с блока 21 сравнени  поступает на вход 22 устройства

5 15 управлени  и на первые входы 37 блоков 38 обнаружени  отказа (сигнал 22).

По окончании текущего такта работы первым процессором 1 в первый разр д регистра 34 записываетс  логическа  1м (сиг0 нал 65) На первой шине группы выходов 16 устройства 15 управлени  формируетс  логическа  1 (сигнал 74), вызывающа  останов процессора 1. Логические 1 на первом и третьем выходах регистра 34, на выходах

5 четвертого и шестого элементов ИЛИ 35, на первом и третьем инвердных выходах регистра 41 обеспечивают логические 1 на выходах четвертого и шестого элементов И 36 (сигналы 77, 79), вызывающие пуск процес0 соров 1 и 3 и запись логических О в первый и третий разр ды регистра 34 и в первый и третий счетчики 29.

Логические 1 на выходе шестого элемента И 36 и на первом инверсном выходе

5 регистра 44 обеспечивают формирование логической Г на выходе двенадцатого элемента И 46 и на выходе тринадцатого элемента ИЛИ 47, вызывающей сдвиг содержимого регист0а 44 и поступающей на

0 третьи входы 48 блоков 38 обнаружени  отказа . При этом содержимое регистра 44 становитс  равным коду 101. На выходах 23 и 25 устройства 15 управлени  формируютс  логические 1, разрешающие подключе5 ние процессоров 1 и 3 дл  решени  задач второго модул  8 пам ти (сигналы 23,25), на выходе 24 устройства 15 управлени  формируетс  логический О, разрешающий подключение процессора 2 дл  решени  задач первого модул  7 пам ти (сигнал 24). Эти же

сигналы-поступают на четвертую группу выходов 19 устройства 15 управлени , обеспечива  передачу коммутатором 20 вывода информации результатов работы взаимопровер емых процессоров 1 и 2 на входы блока 21 сравнени . На третьих шинах групп выходов 17 и 18 устройства 15 управлени  формируютс  логические 1 (сигналы 81. 82), разрешающие процессорам 2 и 3 запись результатов в модули пам ти, а на третьей шине группы выходов 16 устройства 15 управлени  формируетс  логический О (сигнал 80), запрещающий процессору 1 запись результатов в соответствующий модуль пам ти.

В случае поступлени  от процессора 2 на второй вход 13 устройства 15 управлени  сигнала об отказе, выработанного системой аппаратурного контрол  (сигнал 13), на выходе восьмого элемента ИЛИ 40 сформируетс  логическа  1. котора  запишетс  во второй разр д регистра 41.

На первой шине группы выходов 17 устройства 15 управлени  установитс  логическа  Г (сигнал 75). вызывающа  останов второго процессора 2. Логический О на втором инверсном выходе регистра 41 блокирует по вление логических 1 на выходе п того элемента И 36 {сигнал 78), запреща  тем самым пуск процессора 2 и запись логического О во второй разр д регистра 34 и во второй счетчик 29, и на выходе восьмого элемента И 42 (сигнал 81), запреща  тем самым процессору 2 запись результатов в соответствующий модуль пам ти.

В случае поступлени  от процессора 3 на третий вход 14 устройства 15 управлени  сигнала об отказе, выработанного системой аппаратурного контрол  (сигнал 14). на выходе дев того элемента ИЛИ 40 сформируетс  логическа  1, котора  запишетс  в третий разр д регистра 41. Логическа  Г на третьем инверсном выходе регистра 41 приведет к по влению логического О на выходе дев того элемента И 43, запрещающего третьему процессору 3 запись результатов работы в соответствующий модуль пам ти (сигнал 82). и логического О на выходе шестого элемента И 36, запрещающего пуск третьего процессора 3 и установку в О третьего разр да регистр 34 (сигнал 79). Логические 1 на третьем пр мом выходе регистра 41 и на первом инверсном выходе регистра 41 обеспечивают формирование на выходе седьмого элемента И 43 логической 1, разрешающей процессору 1 запись результатов в соответствующий модуль пам ти (сигнал 80).

По окончании первым процессором 1 текущего такта работы в первый разр д

регистра 34 запишетс  логическа  1. На первой шине группы выходов 17 устройства 15 управлени  сформируетс  логическа  1 (сигнал 74), вызывающа  останов процессора 1. Логические 1 на первом инверсном выходе регистра 41. на втором выходе регистра 34 и на первом выходе регистра 34 обеспечивают формирование логической 1 на выходе четвертого элемента И Зб(сиг0 нал 77), разрешающей пуск первого процессора 1. Логические 1 на выходе четвертого элемента И 36 и на втором инверсном выходе регистра 44 обеспечивают формирование логической Г из выходе тринадцатого

5 элемента И 47, вызывающей сдвиг содержимого регистра 44, в св зи с чем на п том и шестом выходах 23 и 24 устройства 15 управлени  сформируютс  логические 1 (сигналы 23 и 24), а на седьмом выходе 25

0 устройства 15 управлени  сформируетс  логический О (сигнал 25).

Пусть в регистре 44 хранитс  код 110. Тогда при завершении текущего такта работы третьим процессором 3 в третий разр д

5 регистра 34 записываетс  логическа  1, а в первой шине группы выходов 18 устройство 15 управлени  сформируетс  логическа  1 (сигнал 76), вызывающа  останов третьего процессора 3

0 Логические 1 на третьем выходе регистра 34, на выходе шестого элемента ИЛИ 35 и на третьем инверсном выходе регистра 41 обеспечивает формирование логической 1 на выходе шестого элемента И 36 (сигнал

5 79), вызывающей пуск третьего процессора 3 и запись логического О в третий счетчик 29 и в третий разр д регистра 34.

По окончании текущего такта работы первым и вторым процессорами 1 и 2 (сиг0 налы 65 и 66) в первый и второй разр ды регистра 34 записываютс  логические 1. На первых шинах выходов 16,17 устройства 15 управлени  установ тс  логические 1 (сигналы 74, 75). вызывающие останов пер5 вого и второго процессоров 1 и 2. В случае несовпадени  результатов работы процессоров 1 и 2 сигнал от блока 21 сравнени  поступит на вход 22 устройства 15 управлени  и на первые входы 37 блоков 38 обнару0 жени  отказа (сигнал 22. При превышении заданного числа несовпадений результатов работы в парах, в состав которых входил второй процессор 2, на выходе второго блока 38 обнаружени  отказа сформируетс  ло5 гическа  1. котора  поступит во второй разр д регистра 41 (сигнал 69), свидетельству  о неисправности второго процессора 2. Логический О на втором инверсном выходе регистра 41 обеспечит формирование логического О на выходе п того элемента И

36, запреща  тем самым пуск второго процессора 2 (сигнал 78). Логический О на выходе п того элемента И 36 обеспечивает формирование логического О на выходе одиннадцатого элемента И 46, а следовательно , и на выходе тринадцатого элемента ИЛИ 47, запреща  тем самым сдвиг содержимого регистра 44.

Логические 1 на первом инверсном выходе регистра 41, на втором выходе регистра 34 и на первом выходе регистра 34 обеспечат формирование логической 1 на выходе четвертого элемента И 36, разреша  пуск первого процессора 1 (сигнал 77).

Таким образом, первый и третий процессоры 1 и 3 продолжают работать независимо друг от друга, реша  задачи только собственных модулей пам ти и только со встроенным контролем.

Блок обнаружени  отказа функционирует следующим образом.

В исходном состо нии в регистре 49 содержитс  код числа сравнений результатов работы взаимопровер емых процессоров , определ ющий длину интервала анализа (например, 3), в регистре 58 содержитс  код порогового числа несовпадений результатов работы в парах, при достижении которого на интервале анализа фиксируетс  факт отказа (например, 2) в регистре 52 содержитс  кодО. свидетельствующий об отсутствии несовпадений результатов работы в парах в течение последних тактов, в сумматоре-еычитателе содержитс  код О, свидетельствующий об отсутствии несовпадений результатов работы в парах на интервале анализа. На третьем выходе дешифратора 50 формируетс  логическа  1, а на остальных выходах дешифратора 50 формируютс  логические О, в св зи с чем на выходе четвертого из элементов И 51 формируетс  содержимое четвертого разр да регистра 52. а на выходах остальных элементов И 51 формируютс  логические О, что ведет к формированию на выходе элемента ИЛИ 55 содержимого четвертого разр да регистра 52.

В момент начала очередного такта контрол  на вход 48 блока 38 обнаружени  отказа поступает логическа  1 с выхода тринадцатого элемента ИЛИ 47 устройства 15 управлени  (сигнал 48), на вход 45 блока 38 обнаружени  отказа поступает сигнал с соответствующего пр мого выхода регистра 44 устройства управлени  15 (сигнал 45), который равен логической 1 в случае работы соответствующего процессора в паре и равен логическому О в противном случае, на вход 37 блока 38 обнаружени  отказа поступает сигнал от блока 21 сравнени ,

который равен логической 1 в случае несовпадени  результатов работы взаимопровер емых процессоров и равен логическому О в противном случае. Таким образом, по

еле окончани  работы соответствующего процессора в паре происходит сдвиг содержимого регистра 52 под воздействием логической 1 на выходе второго элемента И 53, а признак несовпадени  результатов рабо0 ты взаимопровер емых процессоров записываетс  в первый разр д регистра 52 с выхода третьего элемента И 54,

В случае совпадени  результатов работы рассматриваемого резервируемого про5 цессора и работавшего с ним в паре резервируемого процессора в первый разр д регистра 52 запишетс  логический О и его содержимое останетс  равным 0000...О (сигналы 83), а содержимое суммэ0 тора-вычитател  56 не изменитс .

В случае несовпадени  результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый раз5 р д регистра 52 запишетс  логическа  1 и его содержимое станет равным 100, О (сигналы 83), а содержимое сумматорз-вы- читател  56 станет равным 1, так как на вход сложени  сумматора-вычитател  56 посту0 пит логическа  Г с первого выхода регистра 52 (сигнал 84).

В случае совпадени  результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре

5 резервируемого процессора в первый разр д регистра 52 запишетс  логический О и его содержимое станет равным 0100 . О (сигналы 83), а содержимое сумматора-вычитател  56 не изменитс .

0 В случае совпадени  результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разр д регистра 52 запишетс  логический О и

5 его содержимое станет равным 0010. О (сигналы 83), а содержимое сумматора-вычитател  56 не изменитс 

В случае несовпадени  результатов работы рассматриваемого резервируемого

0 процессора и работавшего с ним в паре резервируемого процессора в первый разр д регистра 52 запишетс  логическа  1 и его содержимое станен равным 1001 1 (сигналы 83), а содержимое сумматора-вы5 читател  56 не изменитс , так как на вход сложени  сумматора-вычитател  56 поступит логическа  Г с первого выхода регистра 52 (сигнал 84), а на вход вычитани  сумматора-вычитател  56 поступит логическа  1 с четвертого выхода регистра 52.

В случае несовпадени  результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый раз- рчд регистра 52 запишетс  логическа  1 и его содержимое станет равным 1100...О (сигналы 83), а содержимое сумматора-вы- читател  56 станет равным 2, так как на вход сложени  сумматора-вычитател  56 поступит логическа  1 с первого выхода регист- ра 52 (сигнал 84), что приведет к совпадению содержимого сумматора-вычитател  56 и регистра 58, вследствие чего на выходе блока 57 сравнени , а следовательно, и на выходе 39 блока 38 обнаружени  отказа сформируетс  логическа  1, свидетельствующа  об обнаружении отказа соответствующего резервируемого процесса (сигнал 39).

Claims (1)

1. Формулаизобретени 

   Устройство дл  управлени  резервированной вычислительной системой, содержащее группу счетчиков числа команд, группу схем сравнени , регистр хранени  эталонного кода, регистр хранени  кодов состо - ни  процессоров, регистр хранени  кодов исправности процессоров, регистр хранени  кодов назначени , первую - четвертую группы элементов И, первую - четвертую группы элементов ИЛИ и элемент ИЛИ, счетные входы счетчиков числа команд группы  вл ютс  входами устройства дл  подключени выходовсигналов вычислительной системы окончани  выполнени  команды, выходы счетчиков числа ко- манд группы подключены к первым входам схем сравнени  группы, вторые входы которых подключены к выходу регистра хранени  эталонного кода, а выходы - к первым входам элементов И первой группы, вторые входы которых подключены к входам устройства дл  подключени  выходов окончани  программных модулей вычислительной системы, выходы элементов И первой группы соединены с первыми входами элемен- тов ИЛИ первой группы, выходы которых  вл ютс  выходами останова устройства, а также подключены к входам установки в 1 соответствующих разр дов регистра хранени  кодов состо ни  процессоров, выходы разр дов которых подключены к первым входам соответствующих элементов И второй группы и первым входам предыдущих по номеру элементов ИЛИ второй группы, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ второй группы, а выходы  вл ютс  выходами сигналов запуска устройства и подключены к входам сброса счетчиков числа команд группы, регистра хранени  кода состо ни 

   процессоров и первым входам элементов И третьей группы, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен к входу сдвига регистра хранени  кодов назначени , инверсные разр дные выходы которого подключены к вторым входам элементов И третьей группы, а пр мые выходы - к первым входам элементов ИЛИ четвертой группы , вторым входам элементов ИЛИ второй группы и  вл ютс  выходами переключени  устройства, первые входы элементов ИЛИ третьей группы подключены к группе входов отказа устройетва. а выходы элементов ИЛИ третьей группы подключены к входам установки регистра хранени  кодов исправности процессоров, пр мые разр дные выходы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, и последующими элементами ИЛИ четвертой группы, инверсные разр дные выходы регистра хранени  кодов исправности процессоров подключены к третьим входам элементов И второй группы и первым входам элементов И четвертой группы, вторые входы которых подключены к выходам элементов ИЛИ четвертой группы , э выходы элементов И четвертой группы  вл ютс  выходами разрешени  записи устройства , отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введена группа блоков обнаружени  отказов, каждый из которых содержит регистр проверок, дешифратора проверок, регистр сдига, регистр пороговых значений, регистр сдвига, сумматор-вычита- тель, схему сравнени , группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключены соответственно к входу записи и входу сдвига регистра сдвига, выходы разр дов которого подключены к первым входам элементов И группы блока обнаружени  отказа, к вторым входам которых подключены выходы дешифратора проверок, информационный вход которого подключен к выходу регистра проверок, выходы элементов И группы блока обнаружени  отказа подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входом вычитани  сумматора-вычитател , вход сложени  которого соединен с выходом первого разр да регистра сдвига, а выход - с первым информационным входом схемы сравнени , второй информационный вход которой подключен к выходу регистра пороговых значений, а выход схемы сравнени   вл етс  выходом отказа блока обнаружени  отказа группы, причем выходы отказа блоков обнаружени  отказа группы подключены к вторым входам соо.тветствующих элементов ИЛИ третьей группы , выходы разр дов регистра хранени  кодов назначени  подключены к входам задани  режима соответствующих блоков обнаружени  отказа группы, входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к

   входам анализа блоков обнаружени  отказа группы, причем в каждом блоке обнаружени  отказа группы входы анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задани  режима блока обнаружени  отказа

   т щуттгмр.

   Фаг2 .

   48 . 45

   - fl

   - -г H-J

   зг

   пА

   -4;К

   52

   49

   50

   Sollllim IIHIHI НИИПИПНПП II fi I i I I t 1L

   (n -

   ffllU HMIII llll lttl|l|l| 631 I II

   6ftl I

   69l

   /jjL

   781I

   fi/lI

   бН| i и ii 1111 I I

   701

   M|

   751

   l

   2||

   3|

   p Lzzzz l--

   Фиг 4

   51,

   5/s

   56

   tt

   57

   55

   ФигЗ

   IIHIIIIIIIIIHI ПЦ1

   -JI

   lintilliiiniL

   L

   -+t

   +-t

   -+.t

   t

   -.Ј

   .t

   ,+ t

   -.

   .

   e

   «

   ;t -t,t - ,.f

   j M

   -/ + t -.t ч-t.

   - -

   37 II1II.. t

   Afllli HIMI ..

   45 I I Is 1L I

   S41 , t

   85 |I t

   &3,lГ 1 I d

   83,|пг : t

   Ј3,1ПЗ. i

   S5,. t

   535ii : t

   «„I

   39 LL

   0i/a 5