SU1753599A1

SU1753599A1 - Устройство дл преобразовани знакоразр дного кода в дополнительный двоичный код

Info

Publication number: SU1753599A1
Application number: SU904797861A
Authority: SU
Inventors: Марина Викторовна Козырькова; Александр Николаевич Кошарновский; Александр Дмитриевич Марковский
Original assignee: Научно-производственное объединение "Орион"
Priority date: 1990-03-01
Filing date: 1990-03-01
Publication date: 1992-08-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в кодирующих устройствах, а также в цифровых моделирующих и вычислительных системах как общего, так и специального назначени . Цель изобретени - повышение быстродействи . Устройство содержит группу элементов И 1, группу элементов И- ИЛИ 2, первую и вторую группы элементов НЕ 3 и 4, группу элементов ИЛИ 5.3 табл., 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в кодирующих устройствах, а также в цифровых моделирующих и вычислительных системах как общего, так и специального 5 назначения,

Известен преобразователь знакоразрядного кода в дополнительный двоичный код, содержащий группу последовательно соединенных блоков управляемого инвер- 10 тирования, элементы задержки, элементы НЕ, элементы Й /триггеры /соответствующими связями.

Недостатки устройства - большой объем оборудования, низкое быстродействие, невозможность обработки кода, представленного в знакоразрядной системе в параллельном виде, обязательное наличие источника тактовых импульсов, неуниверсальность, 20

Наиболее близким к предлагаемому техническому решению является преобразователь последовательного знакоразрядного кода в дополнительный двоичный код. содержащий группу элементов И, первый и второй η-разрядные регистры, тактовые входы которых объединены и являются входом синхронизации устройства, а п-инверсных выходов второго η-разрядного регистра подключены к первым информационным 30 входам группы η-элементов И.

Недостатком данного устройства является возможность обработки знакоразрядного кода только в потактовом режиме, отсюда невысокое быстродействие, наличие источника тактовой чистоты, необходимость динамического согласования работы первого и второго регистров, необходимость фиксации области инверсного преобразования.

Целью изобретения является повышение быстродействия за счет преобразования знакоразрядного кода, представленного в параллельном виде, и уменьшение оборудования.

Указанная цель достигается тем, что устройство для преобразования знакоразряднбго кода в дополнительный двоичный код, содержащее группу элементов И, группу элементов И-ИЛИ, первую и вторую группы элементов НЕ, причем выходы элементов НЕ первой группы соединены с первыми входами соответствующих элементов И группы, вход и выход к-го (к = 1 - п, 2п разрядность числа) элемента НЕ второй группы соединены соответственно с первыми входами первой и второй групп к-го элемента И-ИЛИ группы, содержит группу элементов ИЛИ, причем вторые входы первой и второй групп первого элемента И-ИЛИ группы соединены соответственно с входами логической единицы и логического нуля устройства, выход первого элемента И-ИЛИ группы является выходом знакового разряда устройства, выход р-го (р = 2 - п) элемента И-ИЛИ группы соединен с вторым входом (р-1)-го элемента И группы и является выходом (р-1)-го разряда информационного выхода устройства.

Вход(р-1)-го разряда входа положительной части знакоразрядного числа устройства соединен с вторым входом второй группы р-го элемента И-ИЛИ группы и с входом (р-1)-го элемента НЕ первой группы, вход 15 η-го разряда входа положительной части числа устройства является выходом п-го разряда информационного выхода устройства, выход (р-1)-го элемента НЕ первой группы соединен с вторым входом первой группы р-го элемента И-ИЛИ группы, выходы элементов И группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами соответствующих элементов НЕ 25. второй группы, вход (р-1)-го разряда входа отрицательной части знакоразрядного числа устройства соединен с вторым входом (р-1)-го элемента ИЛИ группы, вход η-го разряда входа отрицательной части знакоразрядного числа устройства соединен с входом п-го элемента НЕ второй группы.

На чертеже приведена блок-схема устройства для преобразования знакоразрядного кода в дополнительный двоичный код.

Устройство для преобразования знакоразрядного кода в дополнительный двоичный код содержит группу 1 элементов И, группу 2 элементов И-ИЛИ, первую 3 и вторую 4 группы элементов НЕ, причем выходы элементов НЕ первой группы 3 соединены с первыми входами соответствующих элементов И группы 1, вход и выход k-го (к = 1 - п, 2п- разрядность числа) элемента НЕ второй группы 4 соединены соответственно с первыми входами первой и второй групп к-го элемента И-ИЛИ группы 2, группу элементов ИЛИ 5, причем вторые входы первой и второй групп первого элемента И-ИЛИ труппы 2 соединены соответственно с входами логической единицы 6 и логического нуля 7 устройства, выход первого элемента И-ИЛИ группы 2 является выходом 8 знакового разряда устройства, выход р-го (р = 2-п) элемента И-ИЛИ группы 2 соединен с вторым 55 входом (р-1)-го элемента И группы 1 и является выходом 9 (р-1)-го разряда информационного выхода устройства.

Вход 10 (р-1)-го разряда входа положительной части знакоразрядного числа устройства соединен с вторым входом второй группы р-го элемента И-ИЛИ группы 2 и с входом (р-1)-го элемента НЕ первой группы 3, вход 11 η-го разряда входа положительной части числа устройства является выходом 12 η-го разряда информационного выхода устройства, выход (р-1)-го элемента НЕ первой группы 3 соединен с вторым входом первой группы р-го элемента И-ИЛИ группы 2, выходы элементов И группы 1. соединены с первыми входами соответствующих элементов ИЛИ группы 5, выходы которых , соединены с входами’ соответствующих элементов НЕ второй группы 4, вход 13 (р-1)-го разряда входа отт рицателъной части знакоразрядного числа устройства соединен с вторым входом (р-1)го элемента ИЛИ труппы 5. вход 14 п-го разряда входа отрицательной части знакоразрядного числа устройства соединен с входом η-го Элемента НЕ второй группы.

Устройство работает следующим образом, ; ААШАА' / .' ·; ? У

Для преобразования знакоразрядного числа (0, 1, Ϊ) в дополнительный двоичный код достаточно перед каждой отрицательной единицей ΐ проин вертировать разряды;, включая ближайшую положительную или отрицательную единицу (1, ΐ), остальные разряды остаются без изменения, Например: ^г ' 30

0.10Ϊ1Ϊ0Π 0.01100101 знакоразрядное число, состоящее из разрядов (1,0,1) в цифровых системах может быть закодировано согласно табл. 1. 35

На вход положительной части знакоразрядного числа 10, 11 поступают значения Х| (I = 1, .... п), на вход отрицательной части знакоразрядногй'числа поступают значения Yi(i = 1,'..., η). 40

Обозначим Ζι i-разряд соответствующего дополнительного двоичного кода. Логические выражения преобразования ЗС кода в дополнительный двоичный код имеют вид:

. / АЖ/А45

Ζι — Xi л (Y|-1 V Χι-1 А Z|-1) V VXiAiYl-lvXi-lAZi-i);(1)

Zn = Xn.(2)

Для фиксации знака преобразованного кода вводится знаковый разряд 8. Логиче- 50 ское выражение для знакового разряда Z_Sgn имеет вид: ' ·

Z_Sgn= 1 a(Yiv λΖι) νθ λ(Υι ν Χι λ Ζι) (3)

Работа устройства поясняется на конкретном примере в табл. 2. 55

Пусть η = 9. Рассмотрим пример:

знакоразрядный код 010ΪΊ ΪΟΐί дополнительный код 001100101 Zsgn ~ 0

Таким образом следующая верная цифра результата получается последовательно, начиная с младших разрядов.

При этом, если Z_sgh = 1, то число отрмцаг тельное, если Z_Sgn = 0, то положительное. Первая группа элементов НЕ 3 формирует значения Х|,

Группа элементов И1 реализует выражение

Χι-1 aZi-i(4)

Группа элементов ИЛИ 5 реализует выражение _

Χι 1 л Ζι 1 vYi-i~ (5)

Вторая группа элементов НЕ 4 реализует выражение

Χι-ιΛΖί-ινΥι-ι(6)

Группы элементов И-ИЛИ 2 реализует выражение (1).

Таким образом время формирования следующей верной цифры дополнительного кода, начиная с младших разрядов, не превышает совокупной задержки элемента ИИЛИ, двухвходового элемента И, двухвходового элемента ИЛИ, инвертора. В прототипе ЗС код обрабатывается в потактовом режиме, начиная со старшего разряда. При этом конечный результат преобразования получается только после обработки последнего младшего разряда ЗС кода. Таким образом время обработки 3С кода в прототипе составляет Т (п+1), где Т - период тактовых импульсов сдвигового регистра, η - разрядность ЗС кода. Минимальная длительность тактового импульса сдвигового регистра должна быть больше суммы максимальных задержек из 1 в 0 и из ”0 в 1 составляющих его элементов

Хи ΞΞΊΟ 1 max ⁺ t Ютах О)

При этом в одной и той же элементной базе задержка элементов, составляющих простейший сдвиговый регистр, например К533 ИР25, примерно в 2 раза больше суммарной задержки мультиплексора на два входа, инвертора, двухвходовых элементов И, ИЛИ (ΐ_χ).

toimax ~2 ’tj. (8)

Период тактовых импульсов сдвигового регистра или длительность одного такта обработки ЗС кода в прототипе примерно в 8 раз больше х _Е .

Т = 2 х_и ^=s2‘ 2’toimax ⁼⁼2'2· 2“ ίχ®®8·t_E. (9)

В изобретении время получения результата составит t_£n. (10)

При сравнении быстродействия прототипа Τ·(η+1) и изобретения t_s η видно, что быстродействие изобретения увеличивается в 8 раз

Τ· (η + 1)..₌Λ1Ικ.(.ηΛ11 «₈ t_x · π t_£ · π ⁴ ’

Сравним аппаратные затраты на изготовление прототипа и изобретения. Изобретение содержит 2 ’ η двухвходовых элементов И, ИЛИ, 2· η элементов НЕ, элементов И-ИЛИ.

Прототип содержит 2п+1 одноразрядных D-триггеров, 2п+1 мультиплексоров на два входа, 4п+2 инверторов, входящих в состав сдвиговых регистров, п+1 элементов И, п+1 элементов НЕРАВНОЗНАЧНОСТЬ.

Сравнительные данные представлены в табл.З.

Если за условную единицу объема оборудования принять объем оборудования группы η элементов И, то

Vnp=22; (12) . Vn₃-15,5, (13) где Vnp - объем оборудования прототипа;

\/из ~ объем оборудования изобретения. Преимуществом изобретения является увеличение быстродействия в 8 раз и уменьшение оборудования на 25% по сравнению с прототипом.

Устройство реализуется следующим образом,

Все устройство может быть выполнено на элементах базового матричного кристалла БМК 1515ХМ1. При этом устройство для η = 32 занимает 10% площади БМК.

Все устройство также может быть выполнено на микросхемах 533 серии:группа η элементов И 533ЛИ2, группа η элементов 533ЛН1, группа η элементов ИЛИ 533ЛЛ1, группа η элементов ИЛИ-НЕ 533ЛР1.

Экспериментальные исследования предлагаемого устройства показали, что при меньшем объеме оборудования быстродействие увеличивается в 4-8 раз, так как совокупная задержка группы η элементов И, группы η элементов ИЛИ, группы 2 η элементов НЕ, группы η элементов И-ИЛИ в 4-8 раз меньше, чем минимальный период сдвиговых импульсов самого простого сдвигового регистра; отсутствие необходимости динамического согласования работы' первого и второго регистров повышает надежность работы устройства. В устройстве возможно получение каждой следующей верной цифры дополнительного кода результата в среднем в 4 η быстрее, где η разрядность знакоразрядного числа, чем в базовом объекте, за счет обработки входных данных, начиная с младшего разряда, отсутствует необходимость запоминания момента инвертирования.

Claims

Фо'рм-ула изобретения

Устройство для преобразования знакоразрядного кода в дополнительный двоичный код, содержащее группу элементов И, группу элементов И-ИЛИ, первую и вторую группы элементов НЕ, причем выходы элементов НЕ первой группы соединены с первыми входами соответствующих элементов И группы, вход и выход k-го (к = 1-п, 2п разрядность числа) элемента НЕ второй группы соединены соответственно с первыми входами первой и второй групп к-го элемента И-ИЛИ группы, отличающееся тем, что, с целью повышения быстродействия,оно содержит группу элементов ИЛИ, причем вторые входы первой и второй групп первого элемента И-ИЛИ группы соединены соответственно с входами логической единицы и логического нуля устройства, выход первого элемента И-ИЛИ группы является выходом знакового разряда устройства, выход р-го (р = 2-п) элемента И-ИЛИ группы соединен с вторым входом (р-1)-го элемента И группы и является выходом (р-1)-го_;>разряда информационного выхода устройства, вход (р-1)-го разряда входа положительной части знакоразрядного числа устройства соединен с вторым входом второй группы р-го элемента И-ИЛИ группы и с входом(р-1)-го элемента НЕ первой группы. вход η-го разряда входа положительной части числа устройства является выходом η-го разряда Информационного выхода устройства, выход (р-1)-го элемента НЕ первой группы соединен с вторым входом первой группы р-го элемента И-ИЛИ группы, Шходы элементов И группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами соответствующих элементов НЕ второй группы, вход (р-1)-го разряда входа отрицательной части знакоразрядного числа устройства соединен с вторым входом (р-1)-г0 элемента ИЛИ группы, вход η-го разряда входа отрицательной части знакоразрядного числа устройства соединен с входом η-го элемента НЕ второй группы.

9 1753599 10

Таблица 1

ЗС число Положительная часть ЗС числа Отрицательная часть ЗС числа X Y 1 1 0 0 0 0 Ϊ 1 1

Объект исследования Р п-1 η I² ! 1 ί LO 1 1 !________________________________________________1 ί ί 1 -О' 1 : 1 ' 1 1 Сл | 1 1 ί-------------------------------1 1 1 [ О' 1 1 I⁷ ⁸1 0 1 -ха 4» д Знакоразрядный код · 0 1 1 1 .0 г 1 Положительная часть ЗС числа - 0 1 0 1 1_ 1 0 1 1 Отрицательная часть ЗС числа - 0 0 ⁹ 1 0 1 0 1 ¹ Выходы первой группы элементов НЕ 1 0 1 0 0 0 1 Входы группы элементов И 1 1 0 1 0 0 0 1 0 - 2 0 0 . 1 ί 0 0 1 0 - Выходы группы элементов И ⁰ 0 1 0 0 0 1 0 - Входы группы элементов ИЛИ 1 ⁰ 0 1 о 0 0 1 0 Μ 2 0 0 0 1 0 1 0 1 - - Выходы группы элементов ИЛИ . 0 0 1 1 0 1 .1 1 - Выходы второй -·. Ζ группы инверторов НЕ . 1 1 0 0 1 0 0 0 0 - Выходы второй группы инверторов 1 1 0 0 1 о’ 0 0 0 ’ - Входы первой I и второй II групп элементов И-ИЛИ: 4 0 0 1 1 0 1 1 1 1 - 1 1 0 Ί ' О’. 0 . 0 1 0 - ^1Т2 1 1 0 0 1 0 0 0 0 - 0 0 1 0 1 1 1 0 1 - Выходы группы элементов И-ИЛИ 0 0 0 .1 1 0 0 1 0 Выход устройства о 0 0 1 1 0 0 1 ⁴ 0 Ί

Таблица 3

Элемент Прототип Изобретение D-триггер 2п+1 - И-ИЛИ 2п+1 п Инвертор 4п+2 2п И п+1 п ИЛИ - п НЕРАВНОЗНАЧЛ// г' · I .·.··· НОСТЬ //</ п+1 -