SU1737453A1 - Устройство дл контрол микропроцессорной системы - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при проектировании самоконтролирующихс  микропроцессорных систем. Целью изобретени   вл етс  повышение достоверности контрол  функционировани  микропроцессорной системы за счет обеспечени  контрол  числа циклов и по- следовательност,и циклов любой выполн емой команды, принадлежащей алфавиту микропроцессоров (INTEL, 8Q80, К580, ИКЗО). Устройство содержит кодопреобразователь 1, первый 3 и второй 4 счётчики, первый регистр 6, сумматор 8, первый блок 9 сравнени , триггер 12, первый 14, второй 15 и третий 16 элементы ИЛИ, первый 17, второй 18, третий 19, четвертый 20 и п тый 21 элементы И. В устройство с целью повы« Ј VI СО & СА Ш1

Description

шени  достоверности контрол  дополнительно введены второй 2 кодопреобразователь , третий счетчик 5, второй регистр 7, второй блок 10 сравнени , мультиплексор

11, одновибратор 13, шестой 22 и седьмой 23 элементы И, первый 24 и второй 25 элементы задержки. 2 ил. 2 табл.

Изобретение относитс  к цифровой вычислительной технике и может быть исполь- зовано при проектировании самоконтролирующихс  микропроцессорных систем (МПС).

Цель изобретени  - повышение достоверности контрол  функционировани  микропроцессорной системы путем обеспечени  контрол  числа циклов и последовательности циклов любой выполн емой команды, принадлежащей алфавиту микропроцессоров указанных типов.

На фиг, 1 приведена функциональна  схема устройства; на фиг. 2 - приведены временные диаграммы, по сн ющие работу устройства.

Устройство содержит первый 1 и второй 2 преобразователи, первый 3, второй 4 и третий 5 счетчики, первый 6 и второй 7 регистры , сумматор 8, первый 9 и второй 10 блоки сравнени , мультиплексор 11, триггер 12, одновибратор 13, первый 14, второй 15 и третий 16 элемзнты ИЛИ, первый 17, второй 18, третий 19, четвертый 20, п тый 21, шестой 22 и седьмой 23 элементы И, первый 24 и второй 25 элементы задержки, группу информационных входов 26 устройства дл  подключени  к шине данных микропроцессорной системы, группу информационных входов 27 устройства дл  подключени  к шине адреса микропроцессорной системы, группу управл ющих входов 28 устройства ,  вл ющуюс  шиной управлени  микропроцессорной системы, тактовый вход 29 устройства дл  подключени  к первому тактовому выходу (Ф1) микропроцессорной системы, тактовый вход 30 устройства дл  подключени  к второму тактовому выходу (SYNC) микропроцессорной системы, информационный вход 31 устройства дл  подключени  к шестому выходу шины данных микропроцессорной системы, тактовый вход 32 дл  подключени  к третьему тактовому выходу (Ф2) микропроцессорной системы, вход 33 мультиплексора 11,  вл ющийс  входом сигнала МЕМР группы входов 28 устройства, вход 34 мультиплексора 11,  вл ющийс  входом сигнала MEMW группы входов 28 устройства, вход 35 мультиплексора 11,  вл ющийс  входом сигнала 1/OR группы входов 28 устройства,

вход 36 мультиплексора 11,  вл ющийс  входом сигнала 1 /OW группы входов 28 устройства , выход 37 устройства,  вл ющийс  выходом сигнала сбо  (отказа) микропроцессорной системы.

Позицией 15.1 обозначен сигнал на первом выходе элемента ИЛИ 15; позицией 15.2 - сигнал на втором входе элемента ИЛИ 15; 15.3 - сигнал на третьем входе элемента

ИЛИ 15.

Кодопреобразователь 1 предназначен дл  определени  по коду слова состо ни  процессора соответствующего ему числа тактов в цикле команды и по коду команды числа циклов в команде, кодопреобразователь 2 -дл  формировани  по коду команды и номера текущего цикла кода управл ющих сигналов на мультиплексор 11 дл  идентификации типа цикла, сигнала разрешени 

сравнени  априорного и текущего адресов в текущем цикле, кода числа невыполненных циклов текущей команды, сигнала коррекции в счетчике 4 кода числа тактов первого цикла группы команд. Счетчик 3

считает числа реализованных в команде циклов, счетчик 4 - числа реализованных в цикле тактов, счетчик 5 определ ет номер текущего цикла выполн емой команды. Регистр б фиксирует код команды. Сумматор 8

вычисл ет априорный адрес в текущем цикле выполн емой команды по коду адреса команды и коду приращени . Блок 9 сравнени  сравнивает код адреса в текущем цикле команды с априорно вычисленным, блок 10

сравнени  формирует единичный сигнал об изменении числа циклов в текущей команде в первом такте по сигналу Ф1 в цикле выборки кода команды. Мультиплексор 11 коммутирует один из сигналов (MEMR, MEMW,

1/OR, 1/OW) в соответствии с кодом на управл ющих входах на первый счетный вход счетчика 3 реализованных циклов. Триггер 12 формирует сигнал сбо  (отказа) объекта контрол , одновибратор 13 - сигнал сбо 

(отказа) на адресной шине микропроцессора в текущей команде по переднему фронту сигнала несравнени  с блока 9 сравнени . Элемент ИЛИ 14 предназначен дл  формировани  управл ющего сигнала об измененми числа тактов в цикле команды на элемент И 22, элемент ИЛИ 15 - дл  обьединени  сигналов о сбое (отказе) при выполнении текущей команды на информационный вход триггера 12, элемент ИЛИ 16-дл  объединени  управл ющих сигналов с вы- ходов элементов И 19 и 20 на синхровход триггера 12, Элемент И 17 формирует управл ющие сигналы на синхровход счетчика А и элемента И 19, элемент И 18 - управл ющий сигнал на второй счетный вход счетчика 4, элемент И 19 - управл ющий сигнал на регистры б и 7, счетчики 3 и 5, синхровход триггера 12 через элемент ИЛИ 16 и разрешающий вход блока 10 сравнени , а также сигнал запрета на инверсный вход элемента И 22, элемент И 20 формирует сигнал фиксации результата контрол  в триггере 12 в первом такте по заднему фронту сигнала Ф2 каждого цикла команды, элемент И 21 - управл ющий сигнал на сравнение адресов в блоке 9 сравнени  с учетом переходных процессов на элементах устройства, элемент И 22 - сигнал об изменении числа тактов в цикле на третий вход элемента ИЛИ 15, элемент И 23 - сигнал коррекции кода числа тактов в счетчике 4 в первом цикле команды.

Элемент 24 задержки предназначен дл  задержки сигнала SYNC, поступающего на первый вход элемента И 23, второй вход элемента И 21 и разрешающий вход мультиплексора 11 на врем  1,75 такта машинного цикла, элемент 25 задержки - дл  задержки управл ющего сигнала на синхровходы регистров 6 и 7, счетчика 3 и установочный вход счетчика 5 на врем  0,75 такта машинного цикла команды.

Предлагаемое устройство при проверке правильности функционировани  микропроцессорной системы, построенной на ба- зе микропроцессоров типа К580 ИК31, INTEL 8080 или других аналогичных, работает следующим образом.

Кодопреобразователи 1 и 2  вл ютс  комбинационными схемами, их структура и работа определ ютс  таблицами истинности . Примеры таблиц истинности кодопреобразователей 1 и 2 дл  различных типов команд приведены соответственно в табл. 1 и 2-.

В предлагаемом устройстве контроль правильности функционировани  микропроцессорной системы осуществл етс  следующим образом.

Устройство начинает функционировать после перехода микропроцессора к выполнению первой команды программы. В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии (входы установки в О не показаны).

В первом такте каждого цикла текущей команды на шине адреса микропроцессора выставл етс  код адреса, по которому происходит обращение в данном цикле к внешнему устройству, а на шине данных микропроцессора (группа информационных входов 26 устройства) - по вл етс  код слова состо ни  процессора. По коду слова состо ни  процессора в кодопреобразователе 1 априорно определ етс  число тактов в текущем цикле. Код числа тактов в цикле, уменьшенный на единицу, с второй группы выходов кодопреобразовател  1 подаетс  на группу информационных входов счетчика 4 и фиксируетс  в нем по заднему фронту сигнала F1 - с выхода элемента И 17. Первый цикл каждой команды соответствует выборке кода команды из пам ти. При этом в коде слова состо ни , в шестом разр де устанавливаетс  единица, соответствующа  сигналу М1 - идентифицирующему цикл выборки кода команды. Сигнал М1 поступает на вход 31 устройства,  вл ющийс  вторым входом элемента И 19, и разрешает прохождение через последний сигнала F1 SYNCV O1 с выхода элемента И 17. Единичный сигнал F2 с выхода элемента И 19 подаетс  на инверсный вход элемента И 22, запреща  формирование единичного сигнала на его выходе, сигнал F2 подаетс  также на управл ющий вход блока 10 сравнени , разреша  выдачу результата сравнени  кодов реализованного и априорного чисел циклов на информационный вход триггера 12 через элемент ИЛИ 15. Через элемент ИЛИ 16 сигнал F2 подаетс  на синхровход триггера 12. Так как начальное состо ние всех элементов пам ти устройства - нулевое , результат сравнени  кодов в блоке 10 сравнени  - нулевой, следовательно, в триггере 12 подтверждаетс  нуль, свидетельствующий об отсутствии сбо . Кроме го- го, сигнал F2 с выхода элемента И 19 задерживаетс  в элементе задержки 25 на врем  0,75 такта машинного цикла, т.е. до выставлени  из пам ти на шину данных кода команды в конце второго такта первого цикла плюс врем  переходных процессов в кодопреобразователе 1. По заднему фронту задержанного сигнала F2 в регистре 6 фиксируетс  код адреса выборки кода команды с группы входов 27, в регистре 7 - код команды с группы информационных входов 26 устройства, в счетчике 3 - код числа циклов в выполн емой команде, априорно сформированный на первой группе выходов кодопреобразовател  1 из кода команды. Этим же сигналом F2 счетчик 5 устанавливаетс  в нулевое состо ние. В третьем такте

цикла элементом И 18 формируетс  сигнал F3 - SYNCSOL По переднему фронту этого сигнала на втором счетном входе счетчика 4 код числа тактов в счетчике 4 уменьшаетс  на единицу. В каждом последующем такте код в счетчике 4 по положительному перепаду уменьшаетс  на единицу. В третьем такте цикла на выходе задержки 24 формируетс  задержанный сигнал SYNC. Сигнал с выхода элемента 24 задержки подаетс  на улрав- л ющий вход мультиплексора 11, а на группу управл ющих входов мультиплексора 11 в этот момент поступает код на выбор дл  коммутации входа 33 сигнала MEMR. В третьем такте сигнал MEMR с входа 33 группы управл ющих входов 28 подаетс  на счетный вход счетчика 3. По положительному перепаду этого сигнала код в счетчике 3 уменьшаетс  на единицу. В первом цикле команды на выходах счетчика 5 формируетс  нулевой код приращени  к адресу на вторую группу входов сумматора 8, поэтому по сигналу не управл ющем входе блока 9 сравнени  в третьем такте цикла результат сравнени   вл етс  нулевым, одновибратор 13 остаетс  в неактивизированном состо нии. Таким образом, в следующем цикле подтверждаетс  работа МПС без слоев на шине адреса. Во втором такте первого цикла команды в счетчике 4 фиксируетс  код, равный трем. Дл  команд, первый цикл которых выполн етс  за п ть тактов, в четвертом такте первого цикла по отрицательному перепаду задержанного в элементе задержки 24 сигналу SYNC и единичному сигналу на втором выходе кодопреобразовател  2 в элементе И 23 формируетс  сигнал коррекции кода числа тактов. По отрицательному перепаду сигнала коррекции на первом счетном входе счетчика 4 код числа тактов тактов увеличиваетс  на единицу.

Если текуща  команда выполн етс  за один цикл, то по окончании его начинаетс  выполнение первого цикла следующей команды . По положительному переходу сигнала Ф1 в первом такте первого цикла следующей команды код в счетчике 4 уменьшаетс  в очередной раз единицу и в счетчике 4 должен установитьс  нулевой код. В этом случае на выходе элемента ИЛИ 14 формируетс  нулевой сигнал, который поступает на первый вход элемента И 22. На инверсном входе элемента И 22 отсутствует сигнал запрета, следовательно, нулевой сигнал с выхода элемента ИЛИ 14 через элемент И 22 и элемент ИЛИ 15 подаетс  на информационный вход триггера 12. По отрицательному перепаду сигнала Ф2 в первом такте нулевой сигнал на информационном

входе триггера 12 фиксируетс  и подтверждает отсутствие изменени  числа тактов в цикле предыдущей команды. После выполнени  предыдущей команды в счетчике 5

нулевой код не измен ет, по нему на третьей группе выходов кодопреобразовател  формируетс  нулевой код. В счетчике 3 после вычитани  единицы в третьем такте остаетс  нулевой код. Во втором такте первого

0 цикла следующей команды по сигналу Ф1 на управл ющий вход блока 10 сравнени  нулевые коды, поступающие с кодопреобразовател  2 и счетчика 3, сравниваютс . Нулевой результат сравнени  поступает

5 через элемент ИЛИ 15 на информационный вход триггера 12, по отрицательному паду сигнала Ф1 фиксируетс  в нем, подтвержда  отсутствие изменени  числа циклов и их последовательности в предыду0 щей команде.

Если текуща  команда выполн етс  более чем за один цикл, то контроль числа циклов и их последовательности осуществл етс  в первом цикле следующей команды.

5 Кроме проверки числа тактов в каждом цикле , числа циклов и их последовательности, в выполн емой команде контролируетс  изменение адреса команды одно-, двух- и трехбайтовой структуры. Так, во втором цик0 ле трехбайтовой команды на выходах счетчика 5 формируетс  код приращени  на вторую группу входов сумматора 8, равный единице, а в третьем цикле-двум. Полученный на выходе суммарный априорный адрес

5 соответствует текущему адресу на .группе входов 27 устройства.

Рассмотрим работу устройства при сбое, в результате которого измен етс  число , тактов в цикле либо число циклов, либо

0 последовательность циклов в команде.

Допустим, что произошел сбой в МПС и число тактов в текущем цикле изменилось. При этом в первом такте следующего цикла в момент формировани  сигнала Ф2 на вхо5 де 32 устройства в счетчике 4 код не равен нулю. На выходе элемента ИЛИ 14, а следовательно , и на выходе элементов И 22 ИЛИ 15 присутствует сигнал единицы. По отрицательному перепаду сигнала Ф2 в триггере

0 12 этот единичный сигнал фиксируетс  и на выходе 37 устройства формируетс  сигнал сбо  микропроцессорной системы.

Допустим, что произошел сбой в МПС и изменилась последовательность циклов в

5 текущей команде. При этом мультиплексор 11 в каждом цикле текущей команды настра- иваетс  на коммутацию определенного входа . Сигнал на счетный вход счетчика 3 может поступить только с выбранного входа в мультиплексоре 11. Если сигнал в этот момент находитс  на невыбранном входе, то он не поступает на счетчик 3 и код в нем не уменьшаетс  на единицу в текущем цикле команды. По завершении выполнени  команды в счетчике 3 остаетс  код, не равный нулю, и в первом такте первого цикла следующей команды по сигналу F2 в блоке 10 сравнени  формируетс  единичный сигнал, который фиксируетс  в триггере 12 по отрицательному перепаду сигнала F2. Таким образом , в триггере 12 сформируетс  сигнал сбо  МПС на выход 37 устройства.

Предположим, что произошел сбой в МПС и, как результат, изменилось число циклов в текущей команде. При этом число вычитаемых единиц из кода в счетчике 3 равно числу циклов трансформированной команды и «е соответствует коду в счетчике 3 и как результат, в первом такте первого цикла следующей команды в блоке 10 сравнени  формируетс  единичный сигнал на информационный вход триггера 12 через элемент ИЛИ 15. По отрицательному перепаду сигнала F2 в триггере 12 зафиксируетс  единица и формируетс  сигнал сбо  МПС на выход 37 устройства.

Кроме того, любое несравнение априорно сформированного и текущего адресов в блоке 9 сравнени  формирует единичный сигнал на вход одновибратора 13. По положительному перепаду сигнала несравнени  на выходе одновибратора 13 формируетс  единичный сигнал на информационный вход триггера 12 через элемент ИЛИ 15 до момента фиксации в первом такте следующего цикла. В триггере 12 по отрицательному перепаду сигнала Ф2 в первом такте следующего цикла фиксируетс  единица и формируетс  сигнал сбо  МПС на выход 37 устройства.

При выполнении команд условного перехода со стековой адресацией контроль числа циклов в устройстве осуществл етс  либо после третьего, либо после п того циклов команд. Если условный переход не выполн етс  по указателю стека, то контроль числа циклов осуществл етс  после третьего цикла, в противном случае- после п того. В счетчике 3 при выборе кода команды фиксируетс  число п ть. После выполнени  трех циклов счетчике 3 находитс  число два, т.е. на вторую группу входов блока 10 сравнени  поступает код, не равный нулю. Аналогичный код, равный двум, формируетс  в третьем цикле команды и на первой группе входов блока 10 сравнени  с третьей группы выходов кодопреобразовател  2. Если условный переход по указателю стека не выполн етс , то команда завершаетс  за три цикла. Следующий цикл - цикл выборки

следующей команды. По сигналу F2 с выхода элемента И 19 на выходе блока 10 сравнени  формируетс  нулевой сигнал сравнени , который фиксируетс  в триггере 5 12 по отрицательному спаду сигнала F2. При этом на выходе 37 устройства подтверждаетс  состо ние отсутстви  сигнала сбо  МПС. При выполнении команды условного перехода за п ть циклов контроль числа вы10 полненных циклов осуществл етс  в первом такте первого цикла следующей команды.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  микропроцес5 сорной системы, содержащее кодопреобразователь , первый и второй счетчики, регистр, сумматор, блок сравнени , триггер, первый, второй и третий элементы ИЛИ и первый-п тый элементы И. причем группа

   0 информационных входов устройства дл  подключени  к шине данных микропроцессорной системы  вл етс  группой входов кодопреобразовател , перва  и втора  группы выходов которого соединены с груп5 пами информационных входов соответственно первого и второго счетчиков, группа информационных выходов второго счетчика соединена с входами первого элемента ИЛИ, группа информационных входов уст0 ройства дл  подключени  к адресной шине микропроцессорной системы  вл етс  группой информационных входов регистра и первой группой информационных входов блока сравнени , группа выходов регистра

   5 соединена с первой группой входов сумматора , группа выходов которого соединена с второй группой входов блока сравнени , тактовый вход устройства дл  подключени  к первому тактовому выходу микропроцес0 сорной системы соединен с первым входом первого элемента И. тактовый вход устройства дл  подключени  к второму выходу микропроцессорной системы - с вторым входом первого элемента И, выход которого

   5 соединен с синхровходом второго счетчика, выход триггера  вл етс  выходом неисправности устройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в него введены второй ко0 допреобразователь, третий счетчик, второй регистр, второй блок сравнени , мультиплексор, одновибратор, шестой и седьмой элементы И, а также первый и второй элементы задержки, причем группа ин5 формационных входов устройства дл  подключени  к шине данных микропроцессорной системы соединена с группой информационных входов второго регистра, группа выходов которого соединена с второй группой входов второго кодопреобраэовател , группа аыходоа первого счетчика - с второй группой входов второго блока сравнени , выход которого соединен с вторым входом второго элемента ИЛИ, управл ющие входы устройства дл  подключени  к шине управлени  микропроцессорной системы соединены с информационными входами мультиплексора, выход которого соединен со счетным входом первого счетчика, перва  группа выхо- дов второго кодопреобразовател  соединена с группой управл ющих входов мультиплексора, втора  группа выходов второго кодопреобразовател  - с первой группой входов второго блока сравнени , первый выход второго кодопреобразовател  - с первым входом п того элемента И, выход которого соединен с управл ющим входом первого блока сравнени , выход первого блока сравнени  соединен с входом одновибратора, выход одновибратора- с первым входом второго элемента ИЛИ, выход которого соединен с информационным входом триггера, второй выход второго кодопреобразовател  соединен с вторым входом седьмого элемента И, выход которого соединен с первым входом второго счет- чика, тактовый вход устройства дл  подключени  к первому тактовому выходу, микропроцессорной системы соединен с пр мым входом второго элемента И, выход которого соединен с вторым счетным входом второго счетчика, тактовый вход устройства дл  подключени  к второму тактовому

   входу микропроцессорной системы соединен с инверсным входом второго элемента И, счетным входом третьего счетчика, первым входом четвертого элемента И и через

   первый элемент задержки с первым входом седьмого элемента И. управл ющим входом мультиплексора и вторым входом п того элемента И, выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, выход которого соединен синхров- ходом .триггера, информационный вход устройства дл  подключени  к одному из выходов шины данных микропроцессорной системы соединен со вторым входом третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, управл ющим входом второго блока сравнени , инверсным входом шестого элемента И и через второй элемент задержки с синхровходами первого и второго регистров, первого счетчика и установочным входом третьего

   счетчика, тактовый вход устройства дл 

   подключени  к третьему тактовому выходу

   микропроцессорной системы соединен с

   вторым входом четвертого элемента И, выход первого элемента И - с первым входом третьего элемента И, группа информационных выходов третьего счетчика соединена с первой группой входов второго кодопреобраэовател  и второй группой входов сумматора , выход первого элемента ИЛИ соединен с первым входом шестого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ.

   J 3. б л и А а J

   Таблица 2