SU1732499A1 - Цифровой приемник дельта-модулированных сигналов - Google Patents
Цифровой приемник дельта-модулированных сигналов Download PDFInfo
- Publication number
- SU1732499A1 SU1732499A1 SU894706905A SU4706905A SU1732499A1 SU 1732499 A1 SU1732499 A1 SU 1732499A1 SU 894706905 A SU894706905 A SU 894706905A SU 4706905 A SU4706905 A SU 4706905A SU 1732499 A1 SU1732499 A1 SU 1732499A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- unit
- signal
- block
- Prior art date
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Сущность изобретени : приемник содержит блок 1 синхронизации, первый и второй блоки 2 и 3 пам ти, две цепи, кажда из которых состоит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, реверсивного счетчика 5 и блока 6 вычислени модул , сумматор 7, пороговый блок 8 и блок 9 управлени накоплением . 1-2-4-5-6-7-8-9. 1-3-8. 5 ил.
Description
Ин(р. выход -
Woe
Фиг.1
VJ GJ |Ю
1 Ч
о
Изобретение относитс к технике цифровой обработки сигналов и может быть использовано в электросв зи дл приема одиночных сигналов, в частности, дл приема линейных сигналов 2600 Гц, используе- мых на телефонных сет х, представленных в форме сигналов дельта-модул ции с инерционным компандированием.
Известен цифровой приемник одноча- стотных сигналов в виде дельта-модулиро- ванных сигналов, который может быть реализован в виде линии задержки, отводы которой через умножители соединены с входом сумматора.
Недостатком известного устройств в- л етс его сложность, св занна с большим количеством умножителей Кроме того, повышение избирательности по частоте путем увеличени длительности анализа приводит к искажени м длительности сигнала на вы- ходе устройства.
Известен цифровой приемник дельта- модулированных сигналов, содержащий блок синхронизации,блок пам ти,первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, первый и второй реверсивные счетчики, первый и второй блоки вычислени модул , сумматор и пороговое устройство .
В указанном устройстве решение о на- личин или отсутствии сигнальной частоты в обрабатываемом сигнале формируетс в конце каждого цикла обработки, имеющего некоторую заданную длительность Т.
В одночастотные приемники линейных сигналов с целью повышени защищенности отложных срабатываний от речевых сигналов вводитс временна задержка на срабатывание. Если Тмин - минимально допустима длительность сигнального им- пульса, то очевидно, что дл повышени помехозащищенности врем задержки на срабатывание целесообразно прин ть близким к величине Тмин, чтобы при этом не пропустить сигнальный импульс, искаже- ни длительности сигнала на выходе приемника должны быть достаточно малы. Повышение помехозащищенности достигаетс увеличением избирательности фильтрации в устройстве, что требует увеличени длительности Т одного цикла обработки, но из-за некоррелированности границ начала и конца цикла с моментами прихода сигнального импульса увеличение длительности Т приводит к повышению искажений длительности сигнала на выходе устройства и снижению помехозащищенности,
Однако увеличение Т повышает помехозащищенность за счет повышени избирательности полосовой фильтрации, кроме
того, ведет к увеличению искажений длительности и уменьшению допустимой величины задержки на срабатывание и снижение помехозащищенности.
Целью изобретени вл етс повышение помехозащищенности и уменьшение искажений длительности путем обеспечени возможности функционировани устройства при больших длительност х цикла обработки, но с сохранением малых искажений длительности сигнала.
Цель изобретени достигаетс введением зависимости длительности одного цикла обработки от того, находитс ли устройство в сработавшем (прием) или несработавшем состо нии. При этом в отсутствие сигнального импульса на входе устройства врем Ti цикла обработки мало (поиск сигнала) и обнаружение начала сигнального импульса происходит с минимальной задержкой. После срабатывани устройство переходит в режим, при котором длительность цикла увеличиваетс до величины Т2 TL но решение о наличии или отсутствии сигнальной информации благодар наличию системы из нескольких порогов принимаетс в каждом интервале Ti, поэтому отклонение частоты сигнала от заданной величины или момент пропадани сигнала распознаетс также достаточно быстро (примерно в течение текущего интервала TI). В результате описанных процессов избирательность по частоте определ етс величиной Т2, котора может достигать минимально допустимой длительности всего сигнального импульса, а искажени длительности всего сигнального импульса определ ютс сравнительно небольшой величиной TL
На фиг 1 представлена блок-схема предложенного приемника; на фиг. 2 - блок- схема блока синхронизации; на фиг. 3 - блок-схема блока управлени накоплением; на фиг. 4, 5 - временные диаграммы, по сн ющие работу устройства.
Цифровой приемник содержит блок 1 синхронизации, первый блок 2 пам ти, первый 4-1 и второй 4-2 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, первый 5-1 и второй 5-2 реверсивные счетчики, второй блок 3 пам ти, первый 6-1 и второй 6-2 блоки вычислени модул , сумматор 7, пороговый блок 8, блок 9 управлени накоплением .
Блок 1 синхронизации (фиг 2) содержит тактовый генератор 10, делитель 11 частоты, коммутатор 12, инверторы 13, 14, 17, одно- вибраторы 15, 18 и элементы 16, 19 задержки ,
Блок 9 управлени накоплением (фиг. 3) содержит D-триггер 20 и элемент И 21.
Предлагаемый цифровой приемник работает следующим образом.
Входной сигнал, преобразованный в цифровую форму с помощью дельта-модул ции с инерционным компандированием, поступает на объединенные вторые входы элементов 4-1 и 4-2 ИСКЛЮЧАЮЩЕЕ ИЛИ инверсией, в,которых происходит перемножение каждого символа X (пТ) дельта-моду- лированного сигнала на одноразр дные весовые коэффициенты, соответствующие значени м знака синусоидального и косину- соидального сигналов с частотой, равной частоте обнаружени .
Значени этих весовых коэффициентов подаютс с соответствующих выходов первого блока 2 пам ти, адресные сигналы дл которого формируютс делителем 11 частоты (фиг. 2) в составе блока 1 синхронизации. Выходные сигналы элементов 4-1, 4-2 ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией управл ют направлением счета тактовых импульсов реверсивными счетчиками 5-1, 5-2, при этом совпадение логических символов (1 или 0) на входе элемента 4-1 (4-2) ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, соответствующее перемножению величин 1 на 1 или -1 на -1, вызывает увеличение содержимого реверсивных счетчиков 5-1. 5-2 на единицу, а несовпадение - уменьшению на единицу, таким образом к концу цикла обработки длиной Т на выходах реверсивных счетчиков 5-1, 5-2 формируютс значени А, В, соответствующие действительной и мнимой составл ющим спектрального отсчета на частоте обнаружени .
Приближенное вычисление модул F спектрального отсчета на частоте f производитс в соответствии с выражением F IAI + I В I с помощью сумматора 7 и блоков 6-1, 6-2 вычислени модул , которые могут быть построены в виде блока управл емых инверторов , к информационных входам которых подключены выходы разр дов 1г-1
соответствующего реверсивного счетчика, а объединенные упрал ющие входы соединены с выходом r-го разр да, при этом в момент начальной установки (в начале цикла по сигналу со 2 выхода блока 1 синхронизации ) разр длы 1 г-1 обнул ютс , а в г-й
разр д записываетс 1, после чего в зависимости от значени r-го разр да к концу цикла выходной код реверсивного счетчика инвертируетс (при г 0) либо проходит без инверсии (г 1) на входы сумматора 7.
Таким образом, в устройстве реализуетс алгоритм оптимальной некогерентной обработки со следующими приближени ми значени весовых коэффициентов квантовались на два уровн а вычисление модул
0
по формуле F1 А 2 4- В 2 заменено приближенным вычислением по формуле F - IAK IВI, что приводит к сохранению некоторой зависимости результата фильтрациии от фазы сигнала - значение результата может колебатьс в пределах, примерно, 3 дБ, что незначительно сказываетс на характеристиках устройства. При обработке отсчеты входного дельта-модулированного сигнала учитываютс с равным весом, что приводит к эффекту сжати динамического диапазона на выходе сумматора 7 по сравнению с динамическим диапазоном обрабатываемого сигнала, что эквивалентно действию АРУ, поэтому при фиксированном времени интегрировани в устройстве может быть использован посто нный порог, с которым в пороговом блоке 8 сравниваетс выходной сигнал сумматора 7, полоса сра- батывани при этом практически не зависит от уровн обрабатываемого сигнала в широком диапазоне уровней.
Дл быстрого распознавани момента начала сигнального импульса, работа уст- 5 ройства до его срабатывани производитс с короткими длительност ми цикла обработки (Ti). Это обеспечиваетс следующим образом. Длительность Т ч короткого цикла определ етс периодом сигнала на выходе
® одного из разр дов (r-го) делител 11 частоты блока 1 синхронизации. Этот сигнал показан на фиг. 46 (сигнал Ui). Задним фронтам сигнала Ui соответствуют моменты окончани цикла. Проинвертированный ин- вертором 17 (фиг. 2) сигнал Ui подаетс на тактовый вход D-триггера 20 (фиг. 3) блока 9 управлени накоплением. По передним фронтам этого сигнала (U, фиг. 4в) информаци с выхода порогового блока 8 стробиру етс в D-триггер 20 (фиг. 3). Таким образом, при отсутствии срабатывани (при отсутствии полезного сигнала) выходной сигнал UA (фиг. 4д) D-триггера 20 равен нулю. Этот сигнал подаетс в пр мой и инверсной фор- 5 ме на управл ющие входы коммутатора 12 (фиг. 2) блока 1 синхронизации, что вызывает поступление через коммутатор 12 на вход установки нул делител 11 частоты (фиг. 2) коротких импульсов 11з (фиг. 4г), сформиро ванных с помощью элементов 17-19 (фиг. 2) с задержкой т (т TI) относительно задних фронтов сигнала Ui (фиг. 46), поступающего с выхода г-ro разр да делител 11 частоты. Таким образом, в конце каждого
5 интервала Ti (фиг. 46) делитель 11 частоты устанавливаетс в исходное состо ние. (Величина г на фиг. 4 показана в увеличенном масштабе времени). Номер разр да г соответствует количеству N тактовых интерваловТ-| , укладывающихс на цикле обработки длительностью Ti (N - 2Г). Поскольку в младший адресный разр д второго блока 3 пам ти сигнал подаетс с (г )-го разр да делител 11 частоты, на интервале Ti код адреса на входе этого блока пам ти остаетс неизменным, равным нулю. При этом из второго блока 3 пам ти на пороговый блок 8 считываетс наименьшее из пороговых значений (Pi, фиг. 5). Выходным сигналом коммутатора 12 (фиг. 2) блока 1 синхронизации производитс также и начальна установка (обнуление значащих разр дов) реверсивных счетчиков 5-1. 5-2. к началу каждого цикла обработки TI. в св зи с чем обнул етс и выходной сигнал U+ (фиг. 5) сумматора 7.
При по влении сигнального импульса (Uex) на входе устройства выходной сигнал сумматора 7 (и, фиг. 5) в текущем интервале Ti превысит значение порога PL что к концу данного цикла переведет и-триггер 20 (фиг. 3) в единичное состо ние (LU, фиг. 4д) и изменит сигналы на управл ющих входах коммутатора 12 (фиг. 2) на противополож- ные. при этом очередной импульс (Us. фиг.
4,момент времени ti) с выхода элемента 19 задержки (фиг. 2) на вход установки нул счетчика делител 11 частоты (фиг. 2) не поступит и устройство перейдет в режим обра- ботки с длительным циклом Та Ti. В процессе работы делител 11 частоты (фиг
2) в каждом интервале Ti мен етс двоичный код, подаваемый на адресные входы ПЗУ 3, Примеры сигналов на двух адресных входах, снимаемых с (г. + 1) и (г + 2)-го разр дов делител 11 частоты, показаны на фиг
5.В течение интервалов г (величина задержки элементов 16, 19, фиг. 2) после каждого цикла имеет место искажение адресных сиг- налов, что, однако, не скажетс на работе устройства, поскольку величина т крайне мала.
Последовательна смена кода на адресных входах второго блока 3 пам ти вызовет смену пороговых значений (Pi, Pa, ...), снимаемых с его выхода на пороговый блок 8. Значение порогов рассчитываетс таким образом , что при нахождении частоты сигнального импульса в заданных пределах выходной сигнал сумматора 7 в каждом текущем интервале TI в пределах цикла обработки Та должен быть об зательно выше текущего значени порога Р, при этом D- триггер 20 непрерывно удерживаетс в еди- ничном состо нии. В конце цикла Т происходит сброс делител 11 частоты (фиг. 2) и реверсивных счетчиков 5-1. 5-2 коротким импульсом, формируемым элементами
14-16 (фиг. 2) с задержкой относительно задних фронтов выходного сигнала К-го разр да делител 11 частоты. (При нахождении D-триггера 20 в единичном состо нии именно этот импульс проходит через коммутатор 12 (фиг. 3). Номер К разр да соответствует количеству циклов Ti укладывающихс на длительности цикла Та. Нужно отметить, что длительность цикла Та может быть выбрана минимально допустимого значени длительности сигнального импульса с соответствующим повышением помехоустойчивости . Помимо системного сброса по заднему фронту выходного сигнала К-го разр да делител 11 частоты сброс реверсивных счетчиков 5-1, 5-2 может произойти и при отклонении спектральной структуры сигнала от заданной (сосредоточенной в окрестности заданной сигнальной частоты) или при пропадании полезного сигнала. В этом .случае в текущем интервале Ti в пределах цикла Та выходной сигнал сумматора 7 (U+) не превысит текущего значени порога (порог Ру). в св зи с чем передним фронтом сигнала U (фиг. 4е, момент ta) с выхода элемента 19 задержки (фиг. 2), устанавливающий реверсивные счетчики 5-1, 5-2 и сумматор 7 в исходное состо ние. Через элемент И 21 такой же импульс пройдет на выход Сброс блока 9 и может быть использован , например, дл обнулени внешнего накопител . Во внешнем накопителе вводитс временна задержка на срабатывание , повышаю ща защищенность от ложных срабатываний.
Внешний накопитель может быть выполнен , например, в виде интегратора со сбросом,
Из фиг. 4-5 видно, что длительность выходного сигнала D-триггера 20 (фиг. 3) примерно соответствует длительности огибающей сигнального импульса (точность определ етс длительностью Ti наиболее короткого цикла обработки).
Claims (2)
- Формула изобретениЦифровой приемник дельта-модул и ро- ванных сигналов, содержащий блок синхронизации , к первым адресным входам которого подключен первый блок пам ти, последовательно соединенные сумматор и пороговый блок, две цепи, состо щие из последовательно включенных элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, реверсивного счетчика и блока вычислени модул , причем первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией объединены, а вторые их входы подключены к соответствующим выходам первого блока пам ти, тактовые входы и входы сброса реверсивных счетчиков попарно объединены и подключены соответственно к первому и второму выходам блока синхронизации выходы блоков вычислени модулей подключены к соответствующим входам сумматора, отличающийс тем, что, с целью повышени точности, введены второй блок пам ти и блок управлени накоплением, информационный вход которого подключен к выходу порогового блока входыCm uHQ- oovctu,ucUHO2c сыхода /
- 2. Фиг 2пороговых сигналов которого подключены к выходам второго блока пам ти, входы которого соединены с вторыми адресными выходами блока синхронизации, третий и четвертый выходы которого соединены с синхронизирующими выходами блока управлени накоплением, информационный выход которого подключен к входу блока синхронизации.К./73У2к так.тоЈъ1М входам сче/пги- «/5-/, 5-г.бхооам, аначальной уста- ноёка ctemtuKoS 5-i, 5-2.- к. перьому строб- входу $лоха 12.k Ьгророму строй- S/toxa (2./7М7..э°Ф (ЬНГ)Ј ir)tb66frZCiLРиг 5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894706905A SU1732499A1 (ru) | 1989-06-19 | 1989-06-19 | Цифровой приемник дельта-модулированных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894706905A SU1732499A1 (ru) | 1989-06-19 | 1989-06-19 | Цифровой приемник дельта-модулированных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1732499A1 true SU1732499A1 (ru) | 1992-05-07 |
Family
ID=21454975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894706905A SU1732499A1 (ru) | 1989-06-19 | 1989-06-19 | Цифровой приемник дельта-модулированных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1732499A1 (ru) |
-
1989
- 1989-06-19 SU SU894706905A patent/SU1732499A1/ru active
Non-Patent Citations (1)
Title |
---|
Брунченко А.8. и др. Цифровые обнаружители гармонических составл ющих дл сигналов с адаптивной дельта-модул цией. - Электросв зь. 1987, № 10, с. 18-21. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3855576A (en) | Asynchronous internally clocked sequential digital word detector | |
JPH0243384B2 (ru) | ||
US4007331A (en) | Apparatus for demodulation of relative phase modulated binary data | |
US4293737A (en) | Ringing decoder circuit | |
CA1039361A (en) | Synchronous, non return to zero bit stream detector | |
SU1732499A1 (ru) | Цифровой приемник дельта-модулированных сигналов | |
US3878337A (en) | Device for speech detection independent of amplitude | |
KR940001585A (ko) | 샘플 데이타 수신기 스켈치 장치 및 그 수켈치 방법 | |
US4617427A (en) | Square root circuit | |
SU1545330A1 (ru) | Устройство дл контрол Р-кодов Фибоначчи | |
SU1596475A1 (ru) | Устройство цикловой синхронизации | |
SU1050125A2 (ru) | Устройство дл приема биимпульсного сигнала | |
US3813601A (en) | Digital transmission system | |
SU1591189A1 (ru) | Устройство для декодирования сигналов | |
SU475631A1 (ru) | УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ НЕСТАЦИОНАРНЫХПОТОКОВ1Изобретение относитс к радиотехническим коррел ционным устройствам дл обнаружени импульсных сигналов, в частности, характерных точек этих сигналов.Известно устройство дл обнаружени нестационарных потоков, содержащее два формировател стандартных импульсов, схему «И», выходом соединенную с вычислительным блоком через счетчик.Однако, это устройство обладает высокой веро тностью совпадени импульсов полезного сигнала и импульсов помехи нри обработке нестационарных потоков импульсов.Цель изобретеии — уменьшение веро тности совпадени импульсов полезного сигнала и импульсов помехи.Это достигаетс тем, что в предла]-аемое устройство введены два формировател пр моугольных имиульсов переменной длительности, которые включены между выходом каждого формировател стандартных импульсов и одним из входов схемы «И»; кроме того, формирователь нр моугольных импульсов переменной длительности содержит счетчик, вход и выходы всех разр дов которого подключены к /V схемам «И», выходы которых подключены к входу схемы «ИЛИ» через Л' генераторов заданной длительности.На фиг. 1 изображена блок-схема устройства; на фиг. 2 — схема формировател нр моугольных импульсов.2Устройство содерл<ит входы 1 и 2, формирователи 3 и 4 стандартных сигналов, формирователи 5 и 6 ир моугольных импульсов переменной длительиостн, схему «И» 7, счетчик 85 и вычнслительный блок 9. Идентичные формирователи 5 и 6 содержат входную клемму 10, счетчик 11, Л'' схем «И» 12, Л-' генераторов 13 заданной длительности и схему «ИЛИ» 14. Вход I через последовательно соединенные10 формирователн 3 и 5 н вход 2 через последовательно соединенные формирователн 4 н 6 подключены соответственно к первому н второму входам схемы «И» 7, выход которой через счетчнк 8 соедннен с вычислительным бло-15 ком 9. В формировател х 5 н 6 входна клемма 10 подключена к первым входам Л' схе.м «И» 12 и к входу счетчика 11, каждый выход которого соединен с соответствующим н входа мн Л'' схем «И» 12, а выход каждой схел!ы20 «И» 12 нодключен через соответствующий генератор 13 к соответствующему входу схемы «ИЛИ» 14.Устройство работает следующим образом. Сигналы, ностунаюн1не на входы 1 н 2, ире-25 образуютс соответствующнмн формнровате- л ми 3 и 4 в нотоки (последовательности) короткнх стандартных имиульсов, соответствующих по временн моментам но влени характерных точек входных сигналов. Форми-30 рователи 5 и 6 преобразуют потокп импульсов в последовательности ПРЯМОУГОЛЬНЫХ им- | |
SU1660202A1 (ru) | Устройство конференц-св зи с дельта-модул цией | |
JPS59112745A (ja) | 非同期2値信号伝送方式 | |
SU1403380A2 (ru) | Декодирующее устройство | |
SU1496014A1 (ru) | Устройство избирательного вызова | |
SU1490721A1 (ru) | Устройство дл защиты от импульсных помех | |
SU1040626A1 (ru) | Автокоррел ционный приемник тональных сигналов | |
SU370735A1 (ru) | Устройство анализа состояния канала с автоматически регулируемым порогом | |
SU640627A1 (ru) | Кодирующее устройство | |
SU1019641A1 (ru) | Реверсивный двоичный счетчик с обнаружением ошибок | |
RU2065252C1 (ru) | Бинарный квантователь с регулируемым порогом |