SU1730629A1 - Устройство дл управлени сопр жением процессора с абонентами - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано , например, в программных устройствах управлени  специализированных автоматизированных систем контрол  дл  реализации последовательно-параллельных алгоритмов контрол  и управлени . Целью изобретени   вл етс  повышение коэффициента использовани  оборудовани . Сущность изобретени  состоит в организации такой упор доченной во времени начала исполнени  последовательности исполнительных адресов групп команд, чтобы адрес первой, подлежащей к исполнению, группы команд располагалс  в вершине последовательности . При этом упор дочение выполн етс  при входе в устройство, а выход - в момент совпадени  значений текущего системного времени и времени начала исполнени . Это достигаетс  тем, что в устройство, содержащее два блока сравнени , три счетчика, три триггера, четыре элемента задержки, пам ть, два элемента И, четыре элемента ИЛИ. введены два блока сравнени , два регистра, одиннадцать коммутаторов, четыре блока элементов ИЛИ, сумматор, дешифратор, распределитель импульсов, два элемента ИЛИ, блок буферных регистров, элемент НЕ и организованы обусловленные ими новые св зи, 1 ил. (л

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано , например, в специализированной автоматизированной системе контрол  и управлени  (САСКУ) самосто тельно или в составе блока управлени  дл  программного управлени  процессом контрол  и управлени  в реальнем масштабе времени.

Цель изобретени  - повышение коэффициента использовани  оборудовани  за счет упор дочени  исполнительных адресов по времени начала исполнени , что повышает быстродействие и расшир ет область применени .

На чертеже представлена структурна  схема устройства.

На чертеже обозначено: стекова  пам ть 1, первый счетчик 2 вершины стека 2 второй 3 и третий 4 счетчики адреса, выполненные в виде счетчиков-регистров, второй регистр 5 приема кодов исполнительного адреса, первый регистр 6 приема кода номера канала, блок 7 буферных регистров, состо щий из трех частей 8-10 дл  кодов исполнительного адреса, номера канала и времени ньчала исполнени  соответственно, сумматор 11 второй 12 и первый 13 блоки сравнени , второй 14, первый 15. третий 16. четвертый

VJ со

о о го ю

17 блоки элементов ИЛИ, третий 18, первый 19 и второй 20 триггеры, одиннадцатый 21, дев тый 22, восьмой 23, третий 24, первый 25, п тый 26, четвертый 27, второй 28, шестой 29, дес тый 30 и седьмой 31 коммутаторы , первый 32 и второй 33 элементы И, третий 34, второй 35, п тый 36, первый 37, шестой 38, четвертый 39 элементы ИЛИ, третий 40, первый 41, второй 42, четвертый 43 элементы задержки, дешифратор 44 (нулевого кода), элемент НЕ 45, распределитель 46 импульсов, состо щий из генератора 47 импульсов, триггера 48 управлени , элемента И 49 и элементов 50.1- 50.3 задержки, входы управлени  приемом кода 51, адреса 52, номера канала 53, кода паузы 54, текущего времени 55 и управлени  продолжением 56, выходы готовности 57, адреса 58 и номера канала 59.

Устройство дл  управлени  сопр жением процессора с абонентами работает следующим образом.

Рассмотрим работу устройства с его типичного состо ни , когда на входы 51-56 уже неоднократно были поданы сигналы, в пам ти 1 хранитс  информаци , упор доченна  по времени начала исполнени  и на вход 55 поступают сигналы кода текущего времени, измен ющиес  с определенным посто нным квантом. При этом количество обращений к устройству запоминаетс  в счетчике 2 вершины стека.

Очередное функционирование устройства начинаетс  с поступлени  сигнала на вход 51. На входе 52 установлены сигналы кода исполнительного адреса, на выходе 53 - кода номера канала, на входе 54 - кода времени паузы. Сигнал с входа 51 проходит на инкрементный вход счетчика 2, измен   его состо ние на единицу, и одновременно через элемент ИЛИ 35 устанавливает триггеры 18 - 20 в исходное состо ние, а через элемент 40 задержки и элемент ИЛИ 34 разрешает через коммутатор 21 перезапись содержимого счетчика 2 в счетчики 3 и 4 адреса. Этот же сигнал через элемент 41 задержки запускает распределитель 46 импульсов установкой триггера 48 в состо ние 1 и через элемент ИЛИ 37 уменьшает содержимое счетчика 4 на единицу. Содержимое счетчиков 3 и 4 отличаетс  на единицу и указывает адрес вершины стека и предыдущего элемента стека. Состо ние 1 триггера 48 открывает элемент И 49.и импульсы с выхода генератора 47 проход т на элементы 50.1-50.3 задержки, по вл  сь последовательно на четырех выходах распределител  46 импульсов. Эти сигналы управл ют изменением состо ний элементов устройства.

По сигналу первого выхода распределител  46, поступающему через элемент ИЛИ 36, формируетс  сигнал чтени  информации с пам ти 1 по адресу со счетчика 4, проход щему через коммутатор 23 по сигналу разрешени  с нулевого выхода триггера 18 и блок элементов ИЛИ 17. Считанна  информаци  заноситс  в блок 7 буферных регистров . Информаци  регистра 10.  вл юща с 

0 кодом ВНИ, подаетс  на второй вход блока 12 сравнени , на первый вход которого поступает с сумматора 11 значение очередного (входного) кода ВНИ. Если значение входной информации меньше, чем считан5 ное из пам ти 1, то сигналом с выхода блока 12 сравнени  через элементы ИЛИ 38, триггер 19 переводитс  в состо ние 1. Состо ние 1 триггера 19 свидетельствует о том, что установлено место входной информации

0 в стеке, состо ние О - что процедура ранжировани  стека должна быть продолжена перемещением информации в пам ти 1 до выполнени  услови  на блоке 12 сравнени . Сигнал с второго выхода распределите5 л  46 импульсов устанавливает триггер 18 в состо ние 1, разреша  прохождение содержимого счетчика 3 через коммутатор 22 и блок элементов ИЛИ 17 на адресный вход пам ти 1.

0 Сигнал с третьего выхода распределител  46 импульсов с элемента 50.3 задержки подаетс  на входы разрешени  коммутаторов 24 - 29 и, пройд  элемент 42 задержки, он выполн ет запись информации с входов

5 D1 - D3 пам ти 1. При состо нии 1 триггера 19, выходы которого заведены на входы блокировок коммутаторов 24 - 29, входной информацией пам ти 1  вл етс  информаци  входных регистров 5 и 6 и сумматора 11,

0 пари О - информаци  регистров 8-10 блока 7 буферных регистров, котора   вл етс  содержимым предыдущего элемента пам ти 1.

Сигнал с четвертого выхода распреде5 лител  46 импульсов, если процесс ранжировани  не закончен и триггер 19 находитс  в состо нии О, проходит через элемент И 33, на втором входе которого присутствует сигнал 1 с выхода элементе НЕ 45, на

0 декрементные входы счетчика 3 непосредственно и через элемент ИЛИ 37 счетчика 4, а также через элемент ИЛИ 35 устанавливает триггеры 18 - 20 в исходное состо ние и на адресном входе пам ти 1 устанавливает

5 новое значение счетчика 4.

Распределитель 46 импульсов продолжает работать и под управлением очередных сигналов на его выходах выполн етс  ранжирование элемента в стеке (перемещение вверх). Это происходит до тех пор, пока

не определитс  место в стеке дл  входного ВНИ и на выходе блока сравнени  12 не по витс  сигнал, либо когда счетчик 4 не укажет на дно стека, т. е. его содержимое станет равным нулю В этом случае на выходе дешифратора 44 формируетс  сигнал. Этот сигнал и сигнал с выхода блока сравнени  12 через элемент ИЛИ 38 устанавливают триггер 19 в состо ние 1. Тогда сигнал с четвертого выхода распределител  46 проходит через элемент И 32 и элемент ИЛИ 39 и элемент ИЛИ 34 на разрешающий вход коммутатора 21 и содержимое счетчика 2 переписываетс  в счетчик 3 (устанавливаетс  адрес вершины стека) и затем через коммутатор 22 и блок элементов ИЛИ 17 подаетс  на адресный вход пам ти 1. Спуст  интервал времени, определ емый элементом 43 задержки, подаетс  сигнал на нулевой вход триггера 48, прекраща  работу распределител  46 импульсов, на единичный вход триггера 20 и через элемент ИЛИ 36 на вход чтени  пам ти 1 содержимое вершины стека заноситс  в блок 7 буферных регистров. С регистра 10 значение ВНИ подаетс  на второй вход блока 13 сравнени , на первый вход которого поступают сигналы кода текущего времени с входа 55 устройства , а на разрешающем входе присутствует сигнал с триггера 20. При достижении текущим временем значени , равного или большего ВНИ, по вл етс  сигнал на выходе блока 13 и далев На управл ющем выходе 57 готовности устройства. Этот сигнал дает разрешение на по вление сигналов кода исполнительного адреса на выходе 58 с коммутатора 30 от регистра 8 и кода номера канала на выходе 59 с коммутатора 31 от регистра 9 и, кроме того, поступает йа де- крементный вход счетчика 2, уменьша  его значение на единицу. Этим действием заканчиваетс  очередной цикл работы устройства .

Рассмотрим работу устройства при самом первом обращении к нему, когда содержимое счетчика 4 всегда равно нулю. В этом случае сигнал с выхода дешифратора 44 через элемент ИЛИ 38 устанавливает триггер 19 в состо ние 1 и распределитель 46 импульсов работает всего один цикл, По сигналу с первого выхода происходит холостое чтение по нулевому адресу, сигнал с второго выхода устанавливает на входе пам ти 1 адрес, равный единице (вершина стека), по сигналу с третьего выхода информаци  с входов 52-55 устройства записываетс  в пам ть 1, сигнал с четвертого выхода управл ет теми же функци ми устройства, что и при нахождении триггера 19 в состо нии 1.

Очередной цикл работы устройства может быть инициирован управл ющими сигналами на входе 51 и на входе 56. При поступлении управл ющего сигнала на входе 56 через элементы ИЛИ 39 и 34 на разрешающий вход коммутатора 21 содержимое счетчика 2 переписываетс  в счетчик 3 и затем поступает на адресный вход пам ти 1 через коммутатор 22 и блок элементов ИЛИ

0 17. С выхода элемента ИЛИ 39 через элемент задержки 43 сигнал устанавливает триггер 20 в состо ние 1 и через элемент ИЛИ 36 подаетс  на вход чтени  пам ти 1. Далее считывание информации вершины

5 стека пам ти 1, сравнение на блоке 13, по вление сигналов на выходах 57-59 устройства и окончание цикла работы происходит аналогично описанному.

Claims (1)

1. Формула изобретени 

   0 Устройство дл  управлени  сопр жением процессора с абонентами, содержащее первый блок сравнени , выход которого соединен с первым счетным входом первого счетчика, второй блок сравнени , второй и

   5 третий счетчики, с первого по третий триггеры , первый элемент задержки, выход которого соединен с первым входом первого элемента ИЛИ, второй элемент задержки, выход которого соединен с входом записи

   0 пам ти, третий и четвертый элементы задержки , первый и второй элемент И, с второго по четвертый элементы ИЛИ, отличающеес  тем, что, с целью повышени  коэффициента использовани  оборудова5 ни , в него введены одиннадцать коммутаторов , четыре блока элементов ИЛИ, два регистра, сумматор, дешифратор, распределитель импульсов, блок буферных регистров , два элемента ИЛИ, элемент НЕ. причем

   0 вход управлени  приемом кода устройства соединен с вторым счетным входом первого счетчика, первым входом второго элемента ИЛИ и через третий элемент задержки с первым входом третьего элемента ИЛИ и

   5 входом первого элемента задержки, выход которого соединен с входом запуска распределител  импульсов, первый выход которого соединен с входом второго элемента задержки и первыми входами с первого по

   0 шестой коммутаторов, выходы первого и второго, третьего и четвертого, п того и шестого коммутаторов соединены с входами соответственно с первого по третий блоков элементов ИЛИ, выходы .которых соедине5 ны с информационными входами пам ти, выход которой соединен с входом блока буферных регистров, первый выход которого соединен с вторым входом второго коммутатора и первым входом седьмого коммутатора , входы адреса и номера канала

   устройства через соответственно первый и второй регистры соединены с вторыми входами первого и третьего коммутаторов, третьи входы которых и второй вход п того коммутатора соединены с первым выходом первого триггера и первым входом первого элемента И, выход которого через четвертый элемент ИЛИ соединен с вторым входом третьего элемента ИЛИ и входом четвертого элемента задержки, выход которого соединен с первыми входами второго триггера и п того элемента ИЛИ и входом запрета распределител  импульсов, второй выход которого соединен с вторым входом п того элемента ИЛИ, выход которого соединен с входом чтени  пам ти, адресный вход которой через четвертый блок элементов ИЛИ соединен с выходами восьмого и дев того коммутаторов, второй выход блока буферных регистров соединен с вторым входом четвертого коммутатора и первым входом дес того коммутатора, третий выход блока буферных регистров соединен с вторым входом шестого коммутатора и первыми входами первого и второго блоков сравнени , вход кода паузы устройства соединен с первым входом сумматора, выход которого соединен с третьим входом п того коммутатора и вторым входом второго блока сравнени , выход которого соединен с первым входом шестого элемента ИЛИ, выход которого соединен с первым входом первого триггера, второй выход которого соединен с третьими входами второго, четвертого и шестого коммутаторов и первым входом второго элемента И, выход которого

   соединен со счетным входом второго счетчика и вторыми входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен со счетным входом третьего

   счетчика, выход которого соединен с первым входом восьмого коммутатора и через дешифратор с вторым входом шестого элемента ИЛИ и входом элемента НЕ, третий выход распределител  импульсов соединен

   с вторыми входами первого и второго элементов И, выходы первого счетчика и третьего элемента ИЛИ через одиннадцатый коммутатор соединены с входами данных второго и третьего счетчиков, выход второго

   счетчика соединен с первым входом дев того коммутатора, четвертый выход распределител  импульсов соединен с первым входом третьего триггера, выходы которого соединены с вторыми входами восьмого и

   дев того коммутаторов, вход текущего времени устройства соединен с вторыми входами сумматора и первого блока сравнени , вход управлени  продолжением устройства соединен с входом четвертого

   элемента ИЛИ, выход второго элемента ИЛИ соединен с вторыми входами с первого по третий триггеров, выход второго триггера соединен с третьим входом первого блока сравнени , выход которого соединен с вторыми входами седьмого и дес того коммутаторов, выходы второго блока сравнени , дес того и седьмого коммутаторов соединены соответственно с выходами готовности, адреса и номера канала устройства.

   в ss 55