SU1508216A1 - Устройство дл защиты пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  защиты  чеек пам ти от несанкционированного обращени  к ним. Целью изобретени   вл етс  расширение области применени  устройства за счет обеспечени  возможности управлени  количеством видов разрешенных операций с пам тью дл  программы пользовател . Устройство состоит из трех дешифраторов 1,2,3, из двух блоков 4 и 5 регистров, двух блоков 8 и 9 элементов И, регистра адреса 10, п ти элементов ИЛИ 11-15, элемента задержки 16, триггера 17. 3 ил.

Description

го

(Л

, 150

Изобретение относитс  к вычислительной технике и. может быть использовано дл  защиты  чеек пам ти от несанкционированного обращени  к ним.

Цель изобретени  - расширение области применени .устройства за счет обеспечени  возможности управлени  количеством видов размещенных операций с пам тью дл  программы пользо- вател ,

На фиг о 1 изображена схема устройства дл  защиты пам ти; на фиг„ 2 - схема первого блока регистров; на фиг. 3 - схема регистра адреса.

Устройство содержит первый 1, второй 2 и третий 3 дешифраторы, первый 4 и второй 5 блоки регистров, первый 6 и второй 7 блоки триггеров, первый 8 и второй 9 блоки элементов И, регистр 10 адреса, с первого по п тый элементы ИЛИ 11 - 15, элемент 16 задержки, триггер 17, вход 18 индентификатора устройства, вход 19 адреса устройства, вход 20 кода one- рации устройства, адресные выходы 21 и управл ющий выход 22.

Т.

Первый дешифратор 1 предназначен дл  выбора из блоков 4 и 5 регистров тех регистров кодов допусков и кодов операций, которые соответствуют введенному по первому входу 18 идентификатору ..

Первый блок 4 регистров предназначе дл  хранени  кодов допусков к  чейкам .пам тио Блок 4 состолт из т.регистров , каждый из которых хранит код, определ ющий допуск дл  опре- деленнного пользовател  при его ра- боте с определенной программой. Наличие единицы в каком-либо разр де регистра соответствует наличию разрешени  на обращение к определенной  чейке пам ти. Блок 4 регистров может быть выполнен по схеме, представленной на фиг. 2, и содержит m регистров 23, где m - количество используемых идентификаторов, m элементов ИЛИ 24, вход 25 записи в ре- гистрн 23 кодов допусков к  чейкам пам ти, вход 26 сигнала разрешени  записи кодов допусков, вход 27 сигнала обнулени  регистров 23 при необходимости смены действующих кодов допусков к  чейкам пам ти, п первых элементов И 28, где п - количество защищаемых  чеек пам ти, п триггеров 29 к п вторых элементов И 30.

4

Второй блок 5 регистров предназначен дл  хранени .кодов разрешени  использовани  различных видов операций с  чейками пам ти. Блок 5 состоит из m регистров, каждый из которых хранит код, определ ющий определенные операции с пам тью дл  определенного пользовател  при его работе с определенной программой. Наличие единицы в  чейке регистра соответствует наличию разрешени  на выполнение определенного вида операции с пам тью. Второй блок 5 регистров может быть выполнен аналогично блоку 4 регистров {фиго 2). В этом случае п - количество видов операций с  чейками пам ти.

Регистр 10 адреса предназначен дл  приема кода адреса, по которому пришел запрос на обращение. Выходы регистра 10 адреса,  вл  сь адресными выходами 21 устройства, подаютс  далее через дешифратор на накопительные элементы запоминающего устройства дл  выбора требуемых  чеек {дешифратор и накопительные элементы на фиг. 1 не показаны).

Регистр 10 адреса может быть выполнен по схеме, представленной на фиг, 3, и содержит: k триггеров 31, где k - разр дность кода адреса, и k элементов И 32.

Первый блок 6 триггеров предназначен дл  вьщачи единичных сигналов на первые входы соответствзшщих элементов И блока 8 элементов И,

Второй блок 7 триггеров служит дл  вьщачи единичных сигналов на первые входы соответствуюш гх элементов И блока 9 элементов И.

Элемент 16 задержки обеспечивает задержку сигнала установки в нулевое состо ние регистра 10 адреса на врем  & , которое устанавливаетс  исход  из следующего неравенства:

Т € t, + t

2

де Т - период между поступлени ми кодов адресов на вход уст- ройства;

длительность задержки сигнала элементом 16 задержки; задержка в прохождении сигнала .через элемент И блока 8;

г

t, 515

t - длительность считывани  кода адреса из регистра 10 адреса

На вход 18 идентификатора устрой- ства поступает идентификатор, г меющий два пол , где поле а  вл етс  идентификатором пользовател , а поле 5 - идентификатором программы„

На входы 19 адреса устройства по- ступает код запрашиваемой  чейки пам ти о

На входы кода операции 20 устройства поступает код операции.

Выход 21  вл етс  адресным выхо- дом устройства.

Выход 22  вл етс  управл ющим выходом устройства, по которому в устройство управлени  ЦВМ сообщаетс  о корректности обращени  пам ти.

Устройство работает следующим образом.

При подготовке устройства к работе в регистры первого блока 4 регистров записываютс  коды допуска к  чей- кам пам ти, причем каждый регистр содержит код, определ ющий допуск дл  определенного пользовател  при его работе.с определенной программой, а в регистры второго блока 5 регистров записываютс  коды разрешени  использовани  различных видов операций с  чейками пам ти, причем каждый регистр содержит код, определ ющий разрешение операции с пам тью дл  определенного пользовател  при его работе с определенной программой. Наличие единицы в  чейке регистра соответствует наличию разрешени  на обращение к определенной  чейке пам ти (дл  ре- гистров блока А) или наличию разрешени  на вьтолнение определенного вида операции с пам тью (дл  регистров блока -5).-

В исходном состо нии в блоках 4 и 5 записаны соответствующие коды, а состо ние других элементов пам ти устройства (регистр 10 адреса, блоки 6 и 7 триггеров, триггер 17) может быть произвольнымо

При поступлении идентификатора сигналом с выхода третьего элемента Ш1И 13 блоки 6 и 7 триггеров устанавливаютс  в исходное состо ние (о на единичных выходах всех триггеров), а на соответствующем выходе -первого дешифратора 1 по в- :л етс  сигнал, который поступает на соответствующие входы первого 4

5

0

5 0 О

5 0

5

5

6-6

и второго 5 регистров,. При этом из соответствующего идентификатора регистра блока 4 в,первый блок 6 триггеров переписываетс  код допуска к. чейкам пам ти, а из соответствующего идентификатора регистра блока 5 во второй блок 7 триггеров - код разрешенных операций. На входы 20 кода onepaiyiH устройства поступает код операции, который с задержкой , равной времени срабатывани  дешифратора 3, элемента И блока 9, элемента ИЛИ 14 и триггера 17, стро- бирует блок 8 элементов И. На входы 19 адреса устройства поступает код запрашиваемой  чейки пам ти Сигнал с входов 20 устройства через второй элемент ИЛИ 12 поступает на первый (нулевой) вход триггера 7. Триггер 17 устанавливаетс  в исходное (нулевое ) состо ние. Дешифратор 3 в соответствии с кодом операции формирует на соответствующем выходе сигнал , который поступает на второй вход соответствующего элемента И во втором блоке 9 элементов Ио Если операци  может быть разрешена при вьшолнении программы пользовател , то на втором входе элемента И при- .сутствует разрешающий сигнал с соответствующего триггера второго блока 7 регистров и сигнал от третьего дешифратора 3 поступает через элемент И блока 9 и четвертьй элемент ИЛИ 14 на второй единичный вход триггера 17. Триггер 17 переключаетс  При этом сигнал с его выхода поступает на вторые входы элементов И блока 8. Если операци  запрещена, то сигнал на первом входе элемента И блока 9 отсутствует и, следовательно , триггер 17 остаетс  в исходном состо нии, т.е. элементы И первого блока 8 элементов И закрыты по второму входу.

На входы 19 устройства поступает код запрашиваемой  чейки пам ти. Этот код .записываетс  в регистр 10 адреса и поступает на входы второго дешифратора 2. На соответствующем выходе второго дешифратора 2 по вл етс  сигнал, который поступает

на третий вход соответствующего элемента И блока 8 элементов И и через п тый элемент 1-ШИ 15 и элемент 16 задержки поступает на третий вход регистра адреса 10.

/

П тый элемент ИЛИ 15 и элемент 16 задержки предназначены дл  разнесени  во времени процессов считывани  кода адреса из регистра 10 адреса и стирани  кода адреса в регистре 10 адреса, осуществл емого по завершени цикла анализа корректности (разрешено или запрещено) обращенр.  к пам ти

Сигнал на выходе элемента И.из блока 8 элементов И по вл етс  только при наличии разрешающих сигналов на его первом входе (сигнал разрешени  на обращение к данной  чейке пам ти дл  данного пользовател  при его работе с данной программой от соответствующего триггера блока 6 триггеров) и втором входе (сигнал разрешени  на выполнение операции данного вида при выполнении данной программы данного пользовател  от триггера 17). Этот.сигнал через элемент ИЛИ 11 поступает на второй вход регистра 10 адреса, при этом считываетс  его содержимое на адресный выход 21 устройства и управл юш 1Й выход 22 устройства, сообща  устройству управлени  ЦВМ о корректности обращени  к пам ти. При невыполнении любого из двух условий (вид операции разрешен и допуск к  чейке пам ти разрешен) сигнал на выходе первого блока 8 элементов И не по вл етс . Следовательно, на управл ющем выходе устройства 22 сигнал не по вл етс  и код адреса не считываетс  из регистра 10 адреса на адресный выход 21 устройства, а по сигналу от элемента 16 задержки этот код стираетс  из регистра 10 адреса. Tie о несанк- ционированное обращение к  чейке пам ти предотвращаетс .

Claims (1)

1. Формула изобретени 

   Устройство дл  защиты пам ти, содержащее первьй блок регистров, первый блок триггеров, первый блок элементов И, первый элемент ИЛИ, триггер, регистр адреса, два дешифратора , причем входы первого дешифратора  вл ютс  входами идентификатора устройства, а выходы соединены с информационными входами первого блока регистров, выходы данных первого .блока регистров соединены с соответствующими входами установки триг геров первого блока триггеров, пр 8

   Q з 0 5 0 Q

   5

   5

   0

   5

   мые вькоды триггеров первого блока триггеров соединены с первыми входами первого блока элементов И, вторые входы которого соединены с пр мым выходом триггера, третьи входы первого блока элементов И соединены с выходами второго дешифратора, входы которого соединены с информационными входами регистра адреса и  вл ютс  адресными входами устройства, выход регистра адреса  вл етс  ад-, ресным выходом устройства, выходы первого блока элементов И соединены с входами элемента ИЖ, выход которого соединен с входом разрешени  выдачи адреса регистра адреса и  вл етс  управл ющим выходом устройства ,отличающеес  тем, что, с целью расширени  области применени  путем обеспечени  возможности управлени  количеством видов разрешенных операций с пам тью дл  программы пользовател , в него введены второй блок регистров, второй блок элементов И, второй блок триггеров , с второго по п тый элементы ИЛИ, элемент задержки и третий дешифратор , входы которого соединены с входами второго элемента ИЛИ и образуют вход задани  кода операции устройства, информационные входы второго блока регистров соедрнены с соответствующими выходами первого дешифратора, выходы данных второго блока регистров соединены с соответствующими входами установки триггеров второго блока триггеров, а пр мые выходы - с первыми входами второго блока элементов И, вторые входы которого соединены с соответствующими- выходами третьего дешифратора , входы третьего элемента ИЛИ соединены с входами идентификатбра устройства, выход третьего элемента ИЛИ соединен с входами сброса первого и второго блока триггеров, входы четвертого элемента ИЛИ соединены с выходами второго блока элементов И, выход четвертого элемента ИЛИ. соединен с входом установки триггера, вход сброса которого соединен с выходом вторагю элемента ИЛИ, входы п того элемента ИЛИ соединены с выходами второго дешифратора, выход п того элемента ИЛИ соединен через Элемент задержки с входом сброса регистра адреса.

   От блокад

   На блок 6

   г

   о

   з:

   V %У У N1/у W

   I J7.7 J/f Г

   I

   4 у

   311

   Ц}иг2

   20 w

   о ее

   у

   Jt.

   J/7

   «

   V

   21 ЦЗиг.З