SU1103291A1 - Адаптивное устройство дл защиты пам ти - Google Patents

Abstract

1. АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ПАМЯТИ, содержащее первый и второй элементы ИЛИ, элемент задержки , элемент запрета, счетчик, первый регистр, первый и второй коммутаторы, первый дешифратор, элемент И, блок триггеров , блок элементов И и датчик интервалов времени, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, группа входов которого соединена с группой управл ющих входов датчика интервалов времени и с группой выходов блока элементов И, перва  группа входов которого соединена с группой выходов блока триггеров, группа входов установки в единицу которого соединена с первой группой выходов первого коммутатора, втора  группа выходов которого соединена с второй группой входов блока элементов И, группа информационных входов первого коммутатора соединена с группой выходов первого дешифратора , группа входов которого соединена с группой ВХОДО.В первого элемента ИЛИ, с группой информационных входов второго коммутатора, с группой информационных входов первого регистра и с группой адресных входов устройства, выход первого элемента ИЛИ соединен через элемент задержки с пр мым входом элемента запрета, инверсный вход которого соединен с выходом первого элемента И и с управл ющим входом второго коммутатора, группа выходов которого  вл етс  группой адресных выходов устройства, выход элемента запрета соединен со счетным входом счетчика, выход переполнени  которого соединен с входами установки в ноль блока триггеров, с входом разрешени  записи первого регистра и с первым выходом управлени  обращением к пам ти устройства, группа выходов первого регистра соединена с группой выходов индикации несанкционированной адресации устройства , вход установки в ноль счетчика соединен с установочным входом устройства, отличающеес  тем, что, с целью расширени  области применени  за счет реализации возможности работы в Бычислительны) системах , функционирующих в мультипрограммном режиме, оно дополнительно содержит группу п элементов И, группу п счетчиков, § второй дешифратор, сумматор, схему сравнени  и второй регистр, группа выходов ко (Л торого соединена с первой группой информационных входов схемы сравнени , втора  с: группа информационных входов которой соединена с группой выходов сумматора, & i-  (i 1,2,...,п) группа входов которого соеS динена соответственно с информационным выходом i-ro счетчика группы, счетный вход которого соединен соответственно с выходом i-ro элемента И группы, первый вход которого соединен соответственно с i-м выходом со второго дешифратора, вторые входы элеменю тов И группы соединены с выходом элемен ;о та запрета, выходы переполнени  счетчиков группы соединены с выходами индикации неправильного обращени  к пам ти устройства , группа входов второго дешифратора соединена с первой группой информационных входов устройства, выход схемы сравнени  соединен с вторым выходом управлени  обращением к пам ти устройства, группа информационных входов второго регистра соединена с второй группой информационных входов устройства. 2. Устройство по п. 1, отличающеес  тем, что датчик интервалов времени содержит элемент ИЛИ, шифратор, счетчик, генератор

Description

импульсов, элемент И и триггер, вход установки в единицу которого подключен к выходу элемента ИЛИ, группа входов которого соединена с группой управл ющих входов датчика и с группой входов п ифратора, группа выходов которого соединена с группой информациопных входов счетчика, счетный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов, выход переполнени  счетчика соединен с входом установки в ноль триггера, выход которого соединен с выходом датчика и с вторым входом элемента И.

Изобретение относитс  к вычисительной технике, в частности к запоминающим устройствам .

Известно устройство дл  защиты пам ти,. содержа.щее адресные 1пипы, блок регистрации , дешифратор, ключевые элементы, триггеры , дополнительные элементы И, датчик интервалов времени, элемент И, элемент ИЛИ. С помощью данного устройства осуществл етс  .защита пам ти. Дл  этого по соответствующим адресам производитс  предварительна  установка триггеров. Проверка возможности допуска программы осуществл  етс  сравнением требуемого и разрешенного адреса с помощью элементов И. Если программа допущена к пам ти, то производитс  выдача сигнала в блок регистрации адреса, в результате код адреса поступает на выход устройства 1.

Недостатком данного устройства  вл етс  низка  надежность защиты пам ти.

Известно также устройство дл  защиты пам ти, содержащее блок оперативной пам ти , первый регистр числа, регистр ключевой информации, группы элементов И, блок контрол , второй регистр числа, блок управлени , сумматор по модулю два, управл ющий и информационный входы. В этом устройстве осуществл етс  запоминание ключей . При обращении к пам ти осуществл егс  сравнение ключевой информации и в случае ее идентичности выдаетс  сигнал, разрешающий прохождение считанного кода на выход устройства 2.

Недостатком этого устройства  в етс  низка  надежность защиты.

Наиболее близким к предлагаемому  в етс  устройство дл  защиты пам ти, со держащее блок регистрации адреса, дещифратор , ключевые элементы, триггеры, дополнительные элементы И, датчик интервалов времени, элемент И, элемент ИЛИ, адресные щины, элемент задержки, эемент И-НЕ, счетчик. Эементы известного устройства соединены следующим образом. Вход элемента задержки подключен к адресным шинам, а выход - к первому входу элемента И-НЕ, второй вход которого соединен с выходом элемента И, а выход - с входом счетчика, выход которого подключен к одному из входов

блока регистрации адреса и к одному из входов триггеров, выходы которых соединены с входами дополнительных элементов И, выходы которых соединены с входами датчика интервалов времени и входами элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом датчика интервалов времени, адресные шины соединены с первой группой входов дешифратора, выходы которого соединены с входами ключевых элементов, первые выходы-которых соединены с первыми входами триггеров, а вторые выходы соединены с входами дополнительных элементов И, выход элемента И соединен с вторым входом элемента И-НЕ и с третьим входом блока регистрации адреса. Известное устройство работает следующим образом. Вначале производитс  установка триггеров, дл  чего на адресные шины подаютс  коды адресов  чеек пам ти, до0 ступных данной программе. При этом на соответствующих выходах дешифратора по вл ютс  сигналы, которые через ключевые элементы устанавливают соответствующие триггеры в единичное состо ние, подготавлива  тем самым срабатывание элементов И. Триггеры в единичном состо нии определ ют допуск к соответствующим  чейкам пам ти. Кодовый адрес запрашиваемой  чейки поступает в блок регистрации адреса и дешифратор . На соответствующем выходе де0 шифратора по вл етс  сигнал, который через один из выходов ключевых элементов поступает на вход соответствующего элемента И. Если к запрашиваемой  чейке пам ти разрешен допуск, то на вход этого элемента И подаетс  сигнал с триггера. Элемент

5 И срабатывает и через элемент ИЛИ открывает элемент И, а также запускает датчик интервалов времени, который формирует временной интервал, в течение которого разрешаетс  допуск к запрашиваемой  чейке пам ти. Этот сигнал через открытый эле мент И .поступает в блок фиксации адреса, который выдает сигнал разрешени  допуска . Одновременно с подачей кодового адреса на дешифратор он поступает на элемент задержки, выходной сигнал которого подаетс  на вход элемента И-НЕ по истечении времени, величина которого определ етс  суммой времени срабатывани  дешифратора , ключевых элементов, дополнительных элементов И, элемента ИЛИ, элемента И.

В случае обращени  к закрытым  чейкам пам ти сигнал на выходе элемента И не вырабатываетс , т. е. на выходе элемента И-НЕ находитс  единичный сигнал, включающий счетчик, который построен таким образом, что выходной сигнал по вл етс  только при достижении определенного числа обращений к защищаемым  чейкам пам ти. Этот сигнал поступает в блок регистрации адреса и на триггеры, которые блокируют последующие обращени  к  чейкам пам ти. Дл  дальнейщего выполнени  программы оператору ЭВМ необходимо принимать специальные решени  3.

Известное устройство позвол ет производить защиту. чеек пам ти путем предварительной установки триггеров, каждый из которых соответствует защищаемой  чейке пам ти.

При работе вычислительной системы в мультипрограммном режиме, реализованном, например, в виде разделени  времени, така  установка триггеров должна производитьс  вс кий раз, когда программа получает доступ к процессору на определенное количество квантов времени. Одновременно счетчик числа неправильных обращений должен обнул тьс , чтобы исключить возможность ерабатывани  защиты за счет накоплени  информации о сбо х при работе других программ . Люба  программа может исключить срабатывание системы защиты за счет распределени  обращений по различным квантам времени при условии непревыщени  в каждом кванте порогового числа неправильных обращений, при котором происходит срабатывание системы защиты. При этом имеетс  возможность лбжного срабатывани  устройства, в результате которого программа сможет обратитьс к закрытой дл  нее области пам ти.

Таким образом, недостатком известного устройства  вл етс  отсутствие возможности работы в вычислительных системах, функционирующих в мультипрограммном режиме.

Цель изобретени  - расширение области применени  за счет реализации возможности работы в вычислительных системах, функционирующих в мультипрограммном режиме.

Поставленна  цель достигаетс  тем, что в адаптивное устройство дл  защиты пам ти , содержащее первый и второй эементыИЛИ , элемент задержки, элемент запрета, счетчик, первый регистр, первый и второй коммутаторы, первый дешифратор, элемент И, блок триггеров, блок элементов И и датчик интервалов времени, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом

второго элемента-ИЛИ, группа входов которого соединена с группой управл ющих входов датчика интервалов времени и с группой выходов блока элементов И, перва  группа входов которого соединена с группой выходов блока триггеров, группа входов установки в единицу которого соединена с первой группой выходов первого коммутатора, втора  группа выходов которого соединена с второй группой входов блока элементов И, группа информационных входов первого коммутатора соединена с группой выходов первого дещифратора, группа входов которого соединена с группой входов первого элемента ИЛИ, с группой информационных входов второго коммутатора, с группой информационных входов первого регистра и е группой адресных входов устройства, выход первого элемента ИЛИ соединен через элемент задержки с пр мым входом элемента запрета, инверсный вход которого соединен с выходом первого элемента И и с управл ющим входом второго коммутатора, группа выходов которого  вл етс  группой адресных выходов устройства, выход элемента запрета соединен со счетным входом счетчика, выход переполнени  котЬрого соединен с входами установки в ноль блока триггеров, с входом разрешени  записи первого регистра и с первым выходом управлени  обращением к пам ти устройства, группа выходов первого регистра соединена с группой выходов индикации несанкционированной адресации устройства, вход установки в ноль счетчика соединен с установочным входом устройства, введены группа п элементов И, группа п счетчиков, второй дешифратор, сумматор, схема сравнени  и второй регистр, группа выходов которого соединена с первой группой информационных входов схемы сравнени , втора  группа информационных входов которой соединена с группой выходов сумматора , i -  (i l, 2, ...,п) группа входов которого соединена соответственно с информационным выходом i -го счетчика группы, счетный вход которого соединен соответственно с выходом i -го элемента И группы, первый вход которого соединен соответственно с 1 -м выходом второго дещифратора, вторые входы элементов И группы соединены с выходом элемента запрета, выходы переполнени  счетчиков группы соединены с выходами индикации неправильного обращени  к пам ти устройства, группа входов второго дещифратора соединена с первой группой информационных входов устройства, выход схемы сравнени  соединен с вторым выходом управлени  обращением к пам ти устройства, группа информационных входов второго регистра соединена с второй группой информационных входов устройства.

Кроме того, датчик интервалов времени содержит элемент ИЛИ, шифратор, счетчик , генератор импульсов, элемент И и тригrep , вход установки в единицу которого подключен к выходу элемента ИЛИ, группа входов которого соединена с группой управл ющих входов датчика и с группой входов шифратора ,, группа выходов которого соединена с группой информационных входов счетчика , счетный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов, выход переполнени  счетчика соединен с входом установки в ноль триггера, выход которого соединен с выходом датчика и с вторым входом элемента И.

На чертеже представлена структурна  схема предлагаемого устройства.

Устройство содержит первый элемент ИЛИ 1, элемент 2 задержки, элемент 3 запрета , счетчик 4, первый регистр 5, второй коммутатор 6, первый дешифратор 7, первый коммутатор 8, группу 9 элементов И, группу 10 счетчиков, блок 11 триггеров, второй дешифратор 12, блок 13 элементов И, сумматор 14, второй элемент ИЛИ 15, элемент И 16, схему 17 сравнени , второй регистр 18, датчик 19 интервалов времени, группу 20 адресных входов, установочный вход 21, группу 22 адресных выходов, группу 23 выходов индикации несанкционированной адресаций, первый выход 24 управлени  обращением к пам ти, выходы 25 индикации неправильного обращени  к пам ти, перва  группа 26 информационных входов, второй выход 27 управлени  обращением к пам ти, втора  группа 28 информационных входов, шифратор 29, счетчик 30, элемент ИЛИ 31, элемент И 32, триггер 33, генератор 34 импульсов.

Предлагаемое устройство работает следующим образом.

Перед выполнением программ производитс  установка в нулевое состо ние всех счетчиков и триггеров. Входы обнулени  не показаны . После этого производитс  установка блока II триггеров, дл  чего по группе 20 входов устройства подаютс  коды адресов  чеек пам ти,, доступных данной программе . При этом на соответствующих выходах дешифратора по вл ютс  сигналы, которые через коммутатор 8 устанавливают соответствующие триггеры 11 в единичное состо ние, подготавлива  тем самым срабатывание элементов И 13. Триггеры 11 в единичном состо нии определ ют допуск к соответствующим  чейкам пам ти.

Кодовый адрес запращиваемой  чейки поступает на информационный вход коммутатора 6 и на дешифратор 7. На соответствующем выходе дешифратора 7 по вл етс  сигнал, который через один из выходов коммутатора 8 поступает на вход соответствующего элемента И 13. Если к запрашиваемой  чейке пам ти разрешен допуск, то на вход этого элемента И 13 подаетс  разрешающий сигнал с соответствующего триггера 11. Один из элементов И 13 срабатывает и через элемент ИЛИ 15, открывает элемент И 16, а также запускает датчик 19 интервалов времени, который формирует временной интервал, в течение которого разрешаетс  допуск к запрашиваемой  чейке пам ти. Этот сигнал через открытий элемент И 16 поступает на вторые входы второго коммутатора 6 и разрешает выдачу адреса по группе 22 выходов устройства.

Одновременно с подачей адреса на пер0 вый дешифратор 7 этот адрес поступает на элемент ИЛИ I, с выхода которого через элемент 2 задержки, по истечении времени, величина которого определ етс  суммой времени срабатывани  дешифратора 7, коммутатора 8, блока элементов И 13, элемента ИЛИ 15, элемента И 16, поступает на вход элемента 3 запрета.

В случае обращени  к закрытым  чейкам пам ти сигнал на вход элемента 3 запрета с выхода первого 16 элемента И не

0 подаетс , т. е. на счетный вход счетчика 4 поступит сигнал, увеличивающий код счетчика на единицу. Счетчик 4 построен таким образом, что выходной сигнал по вл етс  только при достижении определенного, предельного числа неправильных обращений

к закрытым  чейкам пам ти (дл  данной программы). Этот сигнал поступает на сброс триггеров 11 на вход разрешени  записи первого регистра 5, в который записываетс  адрес, по которому было неправильное

- обращение. Установленные в ноль триггеры .11 блокируют последующие обращени  к пам ти. Одновременно по выходу 24 выдаетс  сигнал оператору.

В случае, если программа, им  которой поступает по группе 26 входов устройства,

5 пытаетс  обращатьс  к закрытой пам ти в разные моменты времени, причем число неправильных обращений не превышает порога срабатывани  счетчика 4, то устройство работает следующим образом.

При поступлении имени выполн емой

0 в данный момент программы на вход второго 12 дешифратора, на одном из его выходов выработаетс  сигнал, который поступит на:второй вход одного из элементов И 9. При любом неправильном обрашении в счетчик , соответствующий имени программы, будет прибавл тьс  единица при каждом неправильном обращении к пам ти, дл  этого с выхода элемента 3 запрета на первые входы 9 группы элементов И подаетс  сигнал о неправильном обращении к пам ти.

0 При прёвыщении определенного числа неправильных обращений один из счетчиков выработает сигнал, который по группе 25 выходов поступит на выход устройства дл  сообщени  оператору о попытках обращени  к закрытым дл  данной программы  чей5 кам пам ти. Номер счетчика однозначно определ ет им  программы - нарушител . Если пользователь пытаетс  использовать несколько программ с разными именами , то дл : исключени  возможности несанкционированного обращени  к пам ти в этом случае в устройство введены сумматор 14, элемент 17 сравнени , второй регистр 18, на который в начале работы системы по группе 28 входов заноситс  код, определ ющий .максимальное число неправильных обращений всеми программами. С помощью сумматора 14 производитс  суммирование содержимого всех счетчиков 10. Если число неправильных обращений превысит число, содержащеес  в регистре 18, то элемент 17

20 сравнени  по выходу 27 выдает сигнал оператору вычислительной системы о попытках обращени  к закрытым  чейкам. Таким образом, предлагаемое устройство позвол ет фиксировать попытки нарушени  защиты пам ти в разные кванты отведенного времени как одной, так и многими программами с фиксацией их имен, что расшир ет область применени  предложенного технического рещени  по сравнению с прототипом .

Claims (2)

1. АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ ЗАЩИТБ1 ПАМЯТИ, содержащее первый и второй элементы ИЛИ, элемент задержки, элемент запрета, счетчик, первый регистр, первый и второй коммутаторы, первый дешифратор, элемент И, блок триггеров, блок элементов И и датчик интервалов времени, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, группа входов которого соединена с группой управляющих входов датчика интервалов времени и с группой выходов блока элементов И, первая группа входов которого соединена с группой выходов блока триггеров, группа входов установки в единицу которого соединена с первой группой выходов первого коммутатора, вторая группа выходов которого соединена с второй группой входов блока элементов И, группа информационных входов первого коммутатора соединена с группой выходов первого дешифратора, группа входов которого соединена с группой входо.в первого элемента ИЛИ, с группой информационных входов второго коммутатора, с группой информационных входов первого регистра и с группой адресных входов устройства, выход первого элемента ИЛИ соединен через элемент задержки с прямым входом элемента запрета, инверсный вход которого соединен с выходом первого элемента И и с управляющим входом второго коммутатора, группа выходов которого является группой адресных выхо- дов устройства, выход элемента запрета соединен со счетным входом счетчика, выход переполнения которого соединен с входами установки в ноль блока триггеров, с входом разрешения записи первого регистра и с первым выходом управления обращением к памяти устройства, группа выходов первого регистра соединена с группой выходов индикации несанкционированной адресации устройства, вход установки в ноль счетчика соединен с установочным входом устройства, отличающееся тем, что, с целью расширения области применения за счет реализации возможности работы в вычислительных системах, функционирующих в мультипрограммном режиме, оно дополнительно содержит группу η элементов И, группу η счетчиков, второй дешифратор, сумматор, схему срав- $д нения и второй регистр, группа выходов которого соединена с первой группой информационных входов схемы сравнения, вторая группа информационных входов которой соединена с группой выходов сумматора, i-я (1 = 1,2,...,п) группа входов которого соединена соответственно с информационным выходом i-ro счетчика группы, счетный вход которого соединен соответственно с выходом i-ro элемента И группы, первый вход которого соединен соответственно с i-м выходом второго дешифратора, вторые входы элементов И группы соединены с выходом элемента запрета, выходы переполнения счетчиков группы соединены с выходами индикации неправильного обращения к памяти устройства, группа входов второго дешифратора соединена с первой группой информационных входов устройства, выход схемы сравнения соединен с вторым выходом управления обращением к памяти устройства, группа информационных входов второго регистра соединена с второй группой информационных входов устройства.

2. Устройство по π. 1, отличающееся тем, что датчик интервалов времени содержит элемент ИЛИ, шифратор, счетчик, генератор

SU -,1103291 импульсов, элемент И и триггер, вход установки в единицу которого подключен к выходу элемента ИЛИ, группа входов которого соединена с группой управляющих входов датчика и с группой входов шифратора, группа выходов которого соединена с группой информационных входов счётчика, счет ный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов, выход переполнения счетчика соединен с входом установки в ноль триггера, выход которого соединен с выходом датчика и с вторым входом элемента И.