SU1720154A1 - Majority member - Google Patents
Majority member Download PDFInfo
- Publication number
- SU1720154A1 SU1720154A1 SU894758100A SU4758100A SU1720154A1 SU 1720154 A1 SU1720154 A1 SU 1720154A1 SU 894758100 A SU894758100 A SU 894758100A SU 4758100 A SU4758100 A SU 4758100A SU 1720154 A1 SU1720154 A1 SU 1720154A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistors
- type
- input
- inverter
- transistor
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении управл ющих систем. Цель изобретени - упрощение мажоритарного элемента. Элемент содержит инвертор 2, логический элемент 5, входы 10-12, выход 13. Введение в состав мажоритарного элемента инвертора, выполненного на КМОП транзисторах 3 и 4, причем сопротивление открытых транзисторов 3 и 4 в. 2(К-1) раз превышает сопротивление открытого транзистора логического элемента 5, где К - отношение напр жени питани к напр жению порога, и позвол ет при разных значени х сигналов на 10 и 11 входах мажоритарного элемента установить его выход 13 по значению на входе 12. 1 ил.The invention relates to automation and computing and can be used in the construction of control systems. The purpose of the invention is to simplify the majority element. The element contains an inverter 2, a logic element 5, inputs 10-12, output 13. Introduction to the composition of the majority element of the inverter, made on CMOS transistors 3 and 4, and the resistance of open transistors 3 and 4 in. 2 (K-1) times the resistance of the open transistor of the logic element 5, where K is the ratio of the supply voltage to the threshold voltage, and allows for different values of signals at the 10th and 11th inputs of the majority element to set its output 13 by the value at the input 12. 1 Il.
Description
1one
N5 ОN5 O
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении управл ющих систем.The invention relates to automation and computing and can be used in the construction of control systems.
Известен мажоритарный элемент, содержащий элемент И-ИЛИ-НЕ, причем первый вход мажоритарного элемента соединен с первыми входами первой и второй групп И элемента И-ИЛИ-НЕ, второй вход - с вторыми входами второй и третьей групп И элемента И-ИЛИ-НЕ, третий вход - с вторым и первым входами первой и третьей групп И элемента И-ИЛИ-НЕ соответственно , а выход мажоритарного элемента соединен с выходом элемента И-ИЛИ-НЕ.A majoritarian element is known that contains an AND-OR-NOT element, the first input of the majority element being connected to the first inputs of the first and second groups AND AND-OR-NOT elements, the second input to the second inputs of the second and third groups AND AND-OR elements , the third input is with the second and first inputs of the first and third groups AND AND-OR-NOT respectively, and the output of the majority element is connected to the output of the AND-OR-NOT element.
Недостатком известного мажоритарного элемента вл етс избыточность оборудовани , так как при его реализации на КМОП транзисторах требуетс 10 транзисторов .A disadvantage of the known majority element is the redundancy of the equipment, since its implementation on CMOS transistors requires 10 transistors.
Наиболее близким к предлагаемому вл етс мажоритарный элемент, состо щий из первого логического элемента, выполненного на двух МОП транзисторах п-типа и двух МОП транзисторах р-типа, и второго логического элемента, выполненного на трех МОП транзисторах n-типа и трех МОП транзисторах р-типа, причем в каждом логическом элементе сток и исток первого МОП транзистора р-типа соединены с шиной питани и истоком второго МОП транзистора р-типа, исток и сток первого МОП транзистора n-типа соединены соответственно с общей шиной и истоком второго МОП транзистора n-типа, сток которого соединен с истоком первого транзистора р-типа, во втором логическом элементе сток и исток третьего МОП транзистора р-типа соединены с истоком первого транзистора р-типа и стоком третьего транзистора n-типа, исток которого соединен со стоком первого транзистора n-типа того же элемента, первый вход мажоритарного элемента соединен с затворами первых транзисторов п- и р-ти- пов обоих логических элементов, второй вход - с затворами вторых транзисторов п- и р-типа первого логического элемента и затворами третьих транзисторов п- и р-ти- пов второго, третий вход - с затворами вторых транзисторов п- и р-типов второго логического элемента, выход мажоритарного элемента соединен со стоками первых транзисторов n-типа обоих логических элементов , а также со стоком третьего транзистора п-типа второго логического элемента.Closest to the present invention is a majority element consisting of a first logic element made on two n-type MOS transistors and two p-type MOS transistors, and a second logic element made on three n-type MOS transistors -type, in each logic element the drain and source of the first p-type MOS transistor are connected to the power bus and the source of the second p-type MOS transistor, the source and drain of the first n-type MOS transistor are connected respectively to the common bus and the source of the second M P n-type transistor, the drain of which is connected to the source of the first p-type transistor, in the second logic element the drain and source of the third p-type MOS transistor are connected to the source of the first p-type transistor and the drain of the third n-type transistor, the source of which is connected to the drain of the first n-type transistor of the same element, the first input of the majority element is connected to the gates of the first transistors p- and p-types of both logic elements, the second input - to the gates of the second transistors p- and p-type of the first logic element and the gates x transistors p- and p-type of the second, the third input - with the gates of the second transistors p- and p-types of the second logic element, the output of the majority element connected to the drains of the first n-type transistors of both logic elements, as well as the drain of the third transistor n-type second logical element.
Недостатком данного мажоритарного элемента вл етс избыточность оборудовани , поскольку его реализаци требует 10 МОП транзисторов.The disadvantage of this majority element is the redundancy of the equipment, since its implementation requires 10 MOS transistors.
Цель изобретени - упрощение мажоритарного элемента.The purpose of the invention is to simplify the majority element.
Указанна цель достигаетс тем, что в мажоритарном элементе, состо щем из инвертора и логического элемента, выполненного на двух МОП транзисторах n-типа и двух МОП транзисторах р-типа, в логическом элементе исток и сток второго транзистора р-типа соединены соответственно сThis goal is achieved by the fact that in a majority element consisting of an inverter and a logic element made on two n-type MOS transistors and two p-type MOS transistors, in a logical element the source and drain of the second p-type transistor are connected respectively to
шиной питани и истоком первого транзистора р-типа, исток и сток второго транзистора n-типа соединены соответственно с общей шиной и истоком первого транзистора n-типа, сток которого соединен со стокомthe power bus and the source of the first p-type transistor, the source and drain of the second n-type transistor are connected respectively to a common bus and the source of the first n-type transistor, the drain of which is connected to the drain
первого транзистора р-типа и выходом логического элемента, первый вход мажоритарного элемента соединен с затворами первых транзисторов п- и р-типов логического элемента, второй вход - с затворами вторых транзисторов п- и р-типов логического элемента, а третий вход - с входом инвертора , выход мажоритарного элемента соединен с выходом инвертора и логического элемента, причем сопротивление открытого транзистора инвертора превышаетthe first transistor of p-type and the output of the logic element, the first input of the majority element is connected to the gates of the first transistors n- and p-types of the logic element, the second input - to the gates of the second transistors n- and p-types of the logic element, and the third input - to the input the inverter, the output of the majority element is connected to the output of the inverter and logic element, and the resistance of the inverter’s open transistor exceeds
сопротивление открытого транзистора логического элемента более чем в 2(k-1) раз, где k - отношение напр жени питани к напр жению порога.the resistance of the open transistor of the logic element is more than 2 (k-1) times, where k is the ratio of the supply voltage to the threshold voltage.
Введение в состав мажоритарного элемента инвертора, выполненного на МОП транзисторах с повышенным сопротивлением , позвол ет при разных значени х на первом и втором входах мажоритарного элемента установить его выход по значениюThe introduction of the inverter to the majority element, made on MOS transistors with increased resistance, allows for different values of the first and second inputs of the majority element to set its output by value
на третьем входе, в результате чего достигаетс упрощение элемента.at the third entrance, resulting in a simplified element.
На чертеже приведена схема предлагаемого мажоритарного элемента.The drawing shows the scheme of the proposed major element.
Мажоритарный элемент 1 содержит инвертор 2, выполненный на МОП транзисторе р-типа 3 и п-типа 4, и логический элемент 5, выполненный на МОП транзисторах 6 и 7 р-типа и 8 и 9 n-типа. Сток и исток транзистора б р-типа соединены соответственно сThe majority element 1 contains an inverter 2, made on a p-type MOSFET and n-type 4 transistor, and a logic element 5, made on p-type MOS transistors 6 and 7 and n-type 8 and 9. The drain and source of the transistor b p-type are connected respectively to
шиной питани и стоком транзистора 7 р-типа , исток и сток транзистора 9 n-типа соединены соответственно с общей шиной и истоком транзистора 8 n-типа, сток которого соединен с истоком транзистора 7 р-типа иthe p-type power line and the drain of the p-type transistor 7, the source and the drain of the n-type transistor 9 are respectively connected to a common bus and the source of the n-type transistor 8, the drain of which is connected to the source of the p-type transistor 7 and
выходом логического элемента 5. Вход 10 мажоритарного элемента 1 соединен с затворами транзисторов 7 и 8, вход 11 - с затворами транзисторов 6 и 9, вход 12 - с входом инвертора 2, выход которого соединен с выходом логического элемента 5 и выходом 13 мажоритарного элемента 1.the output of the logic element 5. The input 10 of the majority element 1 is connected to the gates of transistors 7 and 8, the input 11 to the gates of transistors 6 and 9, the input 12 to the input of the inverter 2, the output of which is connected to the output of the logic element 5 and the output 13 of the majority element 1 .
Мажоритарный элемент работает следующим образом.The majority element works as follows.
Если на входах 10 и 11 логические значени 00 (11), то транзисторы 6 и 7 открыты (закрыты), а транзисторы 8 и 9 закрыты (открыты ). Тогда при выбранном соотношении между сопротивлением R открытого транзистора инвертора 2 и сопротивлением г от- крытого транзистора логического элементаIf the inputs 10 and 11 are logical values 00 (11), then transistors 6 and 7 are open (closed), and transistors 8 and 9 are closed (open). Then, at the chosen ratio between the resistance R of the open transistor of the inverter 2 and the resistance r of the open transistor of the logic element
5(R 2(k-1)r, где k Vn/VT, Vn - напр жение питани ; VT - пороговое напр жение) на выходе 19 будет значение логической единицы (нул ) вне зависимости от значени на входе 12..Если значени на входах 10 и 11 противоположны , то закрыт один из транзисторов5 (R 2 (k-1) r, where k Vn / VT, Vn is the supply voltage; VT is the threshold voltage) at output 19 will be the value of a logical unit (zero) regardless of the value at the input 12. The value at inputs 10 and 11 are opposite, then one of the transistors is closed
6и 7 и закрыт один из транзисторов 8 и 9, тем самым значение на выходе 13 определ етс значением на входе 12 и будет равно единице, если на входе 12 - логический нуль, и нулю, если на входе 12 - единица.6 and 7 and one of the transistors 8 and 9 is closed, thus the value at output 13 is determined by the value at input 12 and will be equal to one, if input 12 is a logical zero, and zero, if input 12 is one.
Так например, при напр жении питани 5В и пороге 1В отношение сопротивлений транзисторов 8 и 9 и 3 или б, 7 и 4 составит соответственно 1:8. Если на входах 10 и 11 имеютс значени 1 (открыты транзисторы 8 и 9), а на входе 12 - О (открыт транзистор 3), то образуетс делитель напр жени из двух транзисторов 8 и 9 и транзистора 3, при этом, исход из указанного соотношени сопротивлений этих транзисторов, напр жение на выходе 13 составит 1В, т.е. напр жение логического нул . В противоположном случае (на входах 10 и 11 сигналы О, а на входе 12 - 1) напр жение будет соответствовать 4В, т.е. напр жение логической единицы. Заметим, что, увеличива отношение сопротивлений указанных транзисторов (например 1:10), мы еще больше приблизим напр жени на выходе 13 к идеальным значени м логического нул и единицы соответственно. Заметим,For example, when the supply voltage is 5V and the threshold 1B, the ratio of the resistances of transistors 8 and 9 and 3 or b, 7 and 4 will be 1: 8 respectively. If the inputs 10 and 11 have the values 1 (transistors 8 and 9 are open) and the input 12 is O (the transistor 3 is open), a voltage divider of two transistors 8 and 9 and transistor 3 is formed, with the result The ratio of resistances of these transistors, the voltage at output 13 will be 1V, i.e. voltage of logical zero. In the opposite case (at inputs 10 and 11, signals O, and at input 12 - 1) the voltage will correspond to 4V, i.e. voltage of logical unit. Note that by increasing the ratio of the resistances of these transistors (for example, 1:10), we will further approximate the voltage at output 13 to the ideal values of logical zero and one, respectively. Notice
кроме того, что, когда на входах 10 и .11 .значени сигналов различны, значение на выходе 13 определ етс значением выхода инвертора 2, т.е. противоположно значению на входе 12 и при этом равно идеальному значению логического нул или единицы соответственно . .except that when the inputs 10 and .11. the values of the signals are different, the value at output 13 is determined by the output value of inverter 2, i.e. opposite to the value at input 12 and at the same time equal to the ideal value of logical zero or one, respectively. .
Реализаци предлагаемого мажоритарного элемента требует 6 МОП транзисторов против 10 МОП транзисторов в прототипе. т.е. достигнуто упрощение оборудовани на 40%.The implementation of the proposed major element requires 6 MOS transistors versus 10 MOS transistors in the prototype. those. 40% simplified equipment.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894758100A SU1720154A1 (en) | 1989-11-10 | 1989-11-10 | Majority member |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894758100A SU1720154A1 (en) | 1989-11-10 | 1989-11-10 | Majority member |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1720154A1 true SU1720154A1 (en) | 1992-03-15 |
Family
ID=21479067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894758100A SU1720154A1 (en) | 1989-11-10 | 1989-11-10 | Majority member |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1720154A1 (en) |
-
1989
- 1989-11-10 SU SU894758100A patent/SU1720154A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 993479, кл. Н 03 К 19/23, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0327608B1 (en) | Cmos threshold circuit | |
US4577124A (en) | CMOS Logic circuit | |
KR880001110A (en) | Low noise high output buffer circuit | |
KR910013535A (en) | Semiconductor integrated circuit | |
US4847518A (en) | CMOS voltage divider circuits | |
DE3685026D1 (en) | CLOCKED CMOS SWITCHING WITH AT LEAST ONE CMOS SWITCH. | |
SU1720154A1 (en) | Majority member | |
RU2702051C1 (en) | Trigger synchronous r-s trigger on field-effect transistors | |
KR880008545A (en) | Decoding circuit | |
JPS6358493B2 (en) | ||
US20030222701A1 (en) | Level shifter having plurality of outputs | |
SU1413722A1 (en) | Paraphase logical cmos circuit | |
JPH06343025A (en) | Schmitt trigger circuit | |
USH802H (en) | Binary voltage level converter | |
JP2646771B2 (en) | Semiconductor integrated circuit | |
US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
SU1363189A1 (en) | Carry-forming unit | |
JPS61237509A (en) | Schmitt trigger circuit | |
SU1287147A1 (en) | Carry generation unit of adder | |
SU1097162A1 (en) | M-digit inverter | |
JPH0453448B2 (en) | ||
SU1262721A1 (en) | Logic element based on complementary insulated-gate field-effect transistors | |
SU1429315A2 (en) | Nor gate | |
SU1492467A1 (en) | Tristable element using cmi transistors | |
SU1707757A1 (en) | Ternary logic disjunction using metal-insulator-semiconductor transistors |