SU1492467A1 - Tristable element using cmi transistors - Google Patents

Tristable element using cmi transistors Download PDF

Info

Publication number
SU1492467A1
SU1492467A1 SU874344513A SU4344513A SU1492467A1 SU 1492467 A1 SU1492467 A1 SU 1492467A1 SU 874344513 A SU874344513 A SU 874344513A SU 4344513 A SU4344513 A SU 4344513A SU 1492467 A1 SU1492467 A1 SU 1492467A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transistors
type
output
drain
type transistor
Prior art date
Application number
SU874344513A
Other languages
Russian (ru)
Inventor
Алексей Борисович Аскалепов
Original Assignee
Предприятие П/Я Ю-9270
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Ю-9270 filed Critical Предприятие П/Я Ю-9270
Priority to SU874344513A priority Critical patent/SU1492467A1/en
Application granted granted Critical
Publication of SU1492467A1 publication Critical patent/SU1492467A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в цифровых интегральных схемах в качестве выходного устройства. Целью изобретени   вл етс  упрощение устройства за счет уменьшени  числа внешних выводов и соответствующих управл ющих воздействий. С этой целью в устройство введен третий МДП-транзистор 6N-типа, а элемент И-НЕ 1 снабжен дополнительным выходом 14. Устройство содержит также два транзистора 2,3 р-типа и первый 4 и второй 5 транзисторы N-типа. Благодар  использованию дополнительного выхода 14 элемента И-НЕ 1 и третьего транзистора 6 N-типа, шунтирующего затворы выходных транзисторов 2 и 4, обеспечиваетс  функционирование элемента с трем  состо ни ми с меньшим числом внешних выводов. 1 ил.The invention relates to the field of computing and can be used in digital integrated circuits as an output device. The aim of the invention is to simplify the device by reducing the number of external leads and the corresponding control actions. For this purpose, a third 6N-type MOS transistor is introduced into the device, and the NAND-1 element is provided with an additional output 14. The device also contains two 2.3 p-type transistors and the first 4 and second 5 N-type transistors. By using the additional output 14 of the NANDLE 1 element and the third N-type transistor 6, which shunt the gates of the output transistors 2 and 4, the element operates with three states with a smaller number of external leads. 1 il.

Description

QD Ю 4 О) QD S 4 O)

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых интегральных схемах в качестве выходного устройства.The invention relates to computing and can be used in digital integrated circuits as an output device.

Целью изобретени   вл етс  упрощение устройства за счет уменьшени  числа внешних выводов и соответствующих управл ющих возде ствий.The aim of the invention is to simplify the device by reducing the number of external leads and the corresponding control actions.

Указанна  цель достигаетс  путем введени  дополнительного транзистора и использовани  дополнительного выхода элемента И-НЕ, благодар  чему элемент с трем  состо ни ми требует дл  своей реализации меньшее число транзисторов.This goal is achieved by introducing an additional transistor and using the additional output of the NAND element, whereby the element with three states requires a smaller number of transistors to realize.

На чертеже приведена принципиальна  схема элемента с трем  состо ни ми на КМДП-транзисторах.The drawing is a circuit diagram of an element with three states on a CMOS transistor.

Устройство содержит элемент И-НЕ 1 два транзистора 2-3 р-типа и три транзистора 4-6 п-типа. Входные клеммы 7-8 устройства  вл ютс  входами элемента И-НЕ 1, выход 9 которого соединен с затвором первого транзистора 2 р-типа и стоком третьего транзистора 6 п-типа. Истоки всех транзисторов р-типа соединены с шиной 10 питани . Истоки первого 4 и второго 5 транзисторов п-типа подключены к общей шине 11. Первые транзисторы 2 и 4 обоих типов соединены последовательно и их обща  точка подключена к выходной клемме 12 устройства.The device contains the element AND NOT 1 two transistors 2-3 p-type and three transistors 4-6 p-type. The input terminals 7-8 of the device are the inputs of the NAND element 1, the output 9 of which is connected to the gate of the first p-type transistor 2 and the drain of the third p-type transistor 6. The sources of all the p-type transistors are connected to the power supply bus 10. The sources of the first 4 and second 5 n-type transistors are connected to the common bus 11. The first transistors 2 and 4 of both types are connected in series and their common point is connected to the output terminal 12 of the device.

Затворы второго транзистора 3 р- типа и третьего транзистора 6 п-типа подключены к второй входной клемме 8 устройства. Второй 5 и третий 6 транзисторы п-типа соединены последовательно , а их обща  точка 13 подключена к затвору первого транзистора 4 п-типа.The gates of the second transistor 3 p-type and the third transistor 6 p-type are connected to the second input terminal 8 of the device. The second 5 and third 6 n-type transistors are connected in series, and their common point 13 is connected to the gate of the first n-type transistor 4.

Элемент И-НЕ 1 снабжен дополнительным выходом 14, который  вл етс  общей точкой последовательно включенных транзисторов 15 и 16 п-типа этого элемента. Элемент И-НЕ также включен между шиной питани  10 и общей шиной 11. Сток второго транзистора 3 р-типа и затвор второго транзистора 5 п-типа объединены и подключены к дополнительному выходу 14 элемента И-НЕ 1.The NAND element 1 is provided with an additional output 14, which is a common point of series-connected transistors 15 and 16 of the n-type of this element. The AND-NE element is also connected between the power supply bus 10 and the common bus 11. The drain of the second transistor 3 is p-type and the gate of the second transistor 5 of the p-type are connected and connected to the auxiliary output 14 of the AND-HE element 1.

Устройство функционирует следующим образом.The device operates as follows.

На входные клеммы 7 и 8 подаютс  соответственно информационный и управл ющий сигналы. Когда на входную клемму 8 подан сигнал логичвско0The input terminals 7 and 8 are respectively supplied with information and control signals. When the input terminal 8 signal logical0

5five

00

5five

00

5five

00

5five

00

5five

мента И-НЕ 1 устанавлит1аютс  напр жени  высокого уровн , причем независимо от значени  информационного сигнала .I-NOT 1 copies are set to high voltage levels, regardless of the value of the information signal.

Первый транзистор 2 р-типа при этом закрыт высоким уровнем напр жени  с выхода 9 элемента И-НЕ 1, а первый транзистор 4 п-типа закрыт низким уровнем напр жени  с общей точки 13 транзисторов 5 и 6 п-типа, так как второй транзистор 5 п-типа открыт сигналом высокого уровн  с дополнительного выхода 14 элемента И- НЕ 1. В этом состо нии выходна  клемма 12 устройства отключена от шины 10 питани  и общей шины 11 и находитс  в состо нии с высоким выходным сопротивлением - в третьем состо нии.At the same time, the first p-type transistor 2 is closed by a high voltage level from output 9 of the NE-I element 1, and the first p-type transistor 4 is closed by a low voltage level from the common point 13 of the transistors 5 and 6 of the p-type, since the second transistor The 5 p-type is opened by a high level signal from the additional output 14 of the element AND-NOT 1. In this state, the output terminal 12 of the device is disconnected from the power bus 10 and the common bus 11 and is in a state with a high output impedance - the third state.

Когда управл ющий сигнал, подаваемый на вторую входную клемму 8 устройства , соответствует логической 1, на дополнительном выходе 14 элемента И-НЕ 1 устанавливаетс  сигнал низкого уровн , вторые транзисторы 3 и 5 обоих типов закрываютс , а третий транзистор 6 п-типа при этом открыт и обеспечивает передачу напр жени  с выхода 9 элемента И-НЕ 1 в общую точку 13. Таким образом, на затворы первых транзисторов 2 и 4 обоих типов поступает логический сигнал с выхода 9 элемента И-НЕ, который зависит от информационного сигнала , подаваемого на первую входную клемму 7 устройства.When the control signal supplied to the second input terminal 8 of the device corresponds to logical 1, a low level signal is established at the auxiliary output 14 of the AND-1 element 1, the second transistors 3 and 5 of both types are closed, and the third n-type transistor 6 is open and provides the voltage transfer from the output 9 of the element AND-NOT 1 to the common point 13. Thus, the gates of the first transistors 2 and 4 of both types receive a logical signal from the output 9 of the element AND-NOT, which depends on the information signal supplied to the first entrance 7 th terminal device.

Если информационный сигнал соответствует логической 1, то на выходе 9 элемента И-НЕ 1 напр жение низкого уровн , транзистор 2 р-типа открыт , а транзистор 4 п-типа закрыт. На выходной клемме 12 устройства при этом также сигнал высокого уровн . IIf the information signal corresponds to logical 1, then the output 9 of the element AND-1 is the low voltage, the p-type transistor 2 is open, and the p-type transistor 4 is closed. At the output terminal 12 of the device, there is also a high level signal. I

Таким образом, обеспечиваетс  функционирование элемента с трем  состо ни ми при использовании только двух входных воздействий, причем входные клеммы устройства соединены только с затворами МДМ-транзисторов. По сравнению с известным устройством данное устройство имеет на один вывод меныае или требует дл  своей реализации на один транзистор меньше, если использовать в известном устройстве дополнительный инвертор дл  получени  дополн ющего управл ющего сигнала.Thus, an element with three states is functioning when using only two input actions, and the input terminals of the device are connected only to the gates of the MDM transistors. Compared with the known device, this device has one or more terminals for its realization, one transistor less, if an additional inverter is used in the known device to obtain an additional control signal.

ормулаformula

5five

зобgoiter

1414

р е т е и и  p and e and

нен с общей шиной, отличаю- щ н и с   тем, что, с целью упрощени , в него введен третий транзистор п-типа, сток которого соединен с выходом элемента Н-НЕ, исток - со стоком второго транзистора п-типа, а за твор - с одной из входных клемм устройства и с затвором второго транIt is not a common bus, which differs from the fact that, for the sake of simplicity, a third n-type transistor is inserted in it, the drain of which is connected to the output of the H-NOT element, the source is connected to the drain of the second n-type transistor, and creative - with one of the input terminals of the device and with the gate of the second tran

Элемент с трем  состо ни ми на КМДП-транзисторах, содержащий элемент И-НЕ, два транзистора р-типа, первый и второй транзисторы п-типа, причем входы элемента И-НЕ  вл ютс  входными клеммами устройства, а выход соединен с затвором первого тран- Q зистора р-типа, исток которого под- зистора р-типа, исток которого соеди- ключен к шипе питани , а сток соединен с затвором второго транзистора п-типа и с дополнительным выходом элемента И-НЕ,  вл ющимс  общей точ- lg кой последовательно соединенных одноименных транзисторов этого элемента .An element with three states on a CMDF transistor containing an NAND element, two p-type transistors, the first and second n-type transistors, the inputs of the AND-N element are the input terminals of the device, and the output is connected to the gate of the first trans - Q is a p-type resistor, the source of which is a p-type resistor, the source of which is connected to the power spike, and the drain is connected to the gate of the second transistor of the n-type and to the additional output of the NAND element, which is a common point Which serially connected transistors of this element.

ней с шиной питани , а сток - с выходной клеммой устройства и со стоком первого транзистора п-типа, исток которого подключен к общей шине, а затвор - к стоку второго транзистора п-типа, исток которого также соеди1492467it with the power bus, and the drain with the output terminal of the device and with the drain of the first n-type transistor, the source of which is connected to the common bus, and the gate to the drain of the second n-type transistor, the source of which is also connected1492467

нен с общей шиной, отличаю- щ н и с   тем, что, с целью упрощени , в него введен третий транзистор п-типа, сток которого соединен с выходом элемента Н-НЕ, исток - со стоком второго транзистора п-типа, а затвор - с одной из входных клемм устройства и с затвором второго транзистора р-типа, исток которого под- ключен к шипе питани , а сток соединен с затвором второго транзистора п-типа и с дополнительным выходом элемента И-НЕ,  вл ющимс  общей точ- кой последовательно соединенных одноименных транзисторов этого элемента .It is not a common bus, which differs from the fact that, for the sake of simplicity, a third n-type transistor is inserted in it, the drain of which is connected to the output of the H-NOT element, the source is connected to the drain of the second n-type transistor, and the gate - from one of the input terminals of the device and to the gate of the second p-type transistor, the source of which is connected to the supply spike, and the drain is connected to the gate of the second transistor of the p-type and to the additional output of the NAND element, which is a common point series-connected transistors of the same name.

Claims (1)

Формула и э о б р е г е и иFormula and ebreg and Элемент с тремя состояниями на КМДП-транзисторах, содержащий элемент И-НЕ, два транзистора р-типа, первый и второй транзисторы п-типа, причем входы элемента И-НЕ являются входными клеммами устройства, а выход соединен с затвором первого транзистора p-типа, исток которого соединен с шиной питания, а сток - с выходной клеммой устройства и со стоком первого транзистора η-типа, исток которого подключен к общей шине, а затвор - к стоку второго транзистора η-типа, исток которого также соеди1492467 6 я . нен с общей шиной, отличающийся тем, что, с целью упрощения, в него введен третий транзистор η-типа, сток которого соединен с вы$ ходом элемента И-НЕ, исток - со стоком второго транзистора η-типа, а затвор - с одной из входных клемм устройства и с затвором второго транзистора p-типа, исток которого подключен к шине питания, а сток соединен с затвором второго транзистора ‘ η-типа и с дополнительным выходом элемента И-НЕ, являющимся общей точ15 кой последовательно соединенных одноименных транзисторов этого элемента.An element with three states on KMDP transistors containing an AND-NOT element, two p-type transistors, first and second p-type transistors, the inputs of the AND-element being the input terminals of the device, and the output connected to the gate of the first p-type transistor whose source is connected to the power bus, and the drain to the output terminal of the device and to the drain of the first η-type transistor, the source of which is connected to the common bus, and the gate to the drain of the second η-type transistor, the source of which is also connected 1492467 6 I. nen with a common bus, characterized in that, for the sake of simplification, a third η-type transistor is introduced into it, the drain of which is connected to the output of the NAND element, the source is connected to the drain of the second η-type transistor, and the gate is connected to one from the input terminals of the device and with the gate of the second p-type transistor, the source of which is connected to the power bus, and the drain is connected to the gate of the second η-type transistor and with the additional output of the AND-NOT element, which is a common point of series-connected transistors of the same name .
SU874344513A 1987-12-15 1987-12-15 Tristable element using cmi transistors SU1492467A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874344513A SU1492467A1 (en) 1987-12-15 1987-12-15 Tristable element using cmi transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874344513A SU1492467A1 (en) 1987-12-15 1987-12-15 Tristable element using cmi transistors

Publications (1)

Publication Number Publication Date
SU1492467A1 true SU1492467A1 (en) 1989-07-07

Family

ID=21342680

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874344513A SU1492467A1 (en) 1987-12-15 1987-12-15 Tristable element using cmi transistors

Country Status (1)

Country Link
SU (1) SU1492467A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US 4037114, кл. Н 03 К 19/094, 19.07.77. Авторское свидетельство СССР 1182665, кл. Н 03 К 19/08, 18.04.84. *

Similar Documents

Publication Publication Date Title
US3900746A (en) Voltage level conversion circuit
KR900000993B1 (en) The comparator circuit with the improved output characteristics
US5118968A (en) Special mode activation circuit for selectively activating a special mode circuit of a semiconductor integrated circuit device
US4943740A (en) Ultra fast logic
US3976895A (en) Low power detector circuit
SU1492467A1 (en) Tristable element using cmi transistors
US4596939A (en) Schmitt trigger input gate having delayed feedback for pulse width discrimination
US4345170A (en) Clocked IGFET logic circuit
US4224533A (en) Edge triggered flip flop with multiple clocked functions
US4963765A (en) High speed CMOS transition detector circuit
US4330722A (en) Clocked IGFET logic circuit
US4518872A (en) MOS Transition detector for plural signal lines using non-overlapping complementary interrogation pulses
KR890012445A (en) Push-pull output circuit
SU1615877A1 (en) Logic cell with bipolar and mos-transistors
SU921052A1 (en) Mos-transistor flip-flop
SU1443137A1 (en) G-flip-flop
SU743200A1 (en) Three-state element
JPS6211322A (en) Cmos latch circuit
SU1631716A1 (en) Three-state element
SU1598159A1 (en) Igfet-transistor output device
SU1742993A1 (en) Plic-type shottky-barrier logical gate built around field- effect transistors
SU1319273A1 (en) Device for converting levels of logic signals based on complementary metal-oxide-semiconductor transistors
SU1720154A1 (en) Majority member
SU1352642A1 (en) Cmos-transistor cyclic inverter
SU932617A1 (en) Device for matching ttl with igfet-elements