SU1716516A1 - Устройство циклического приоритета - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, ориентированных на обработку запросов с циклической дисциплиной обслуживани . Цель изобретени  - повышение быстродействи  за счет исключени  непроизводительных затрат времени на поиск запросов и свободных каналов. Новым в устройстве  вл етс  использование регистров 3, 4, двух групп элементов ИЛИ 9, 10, трех элементов И 12, 14, 15, Устройство обеспечивает выбор очередной за вки на обслуживание и свободного канала за два такта независимо от их номеров . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, ориентированных на обработку потока запросов с циклической дисциплиной обслуживани .

Известно устройство, содержащее два регистра, сдвигающий регистр, первую группу элементов И, первый элемент И, элемент запрета, триггер.

Недостатком данного устройства  вл етс  низкое быстродействие.

Наиболее близким по технической сущности к изобретению следует считать выбранное в качестве прототипа устройство циклического приоритета, содержащее два регистра, первую группу элементов И, первый элемент ИЛИ, элемент запрета, триггер и первый сдвигающий регистр, вход сдвига которого соединен с выходом элемента запрета , пр мой вход которого соединен с тактовым входом устройства, инверсный вход элемента запрета подключен к выходу первого элемента ИЛИ, выходы которого соединены с выходами элементов И первой группы , первый и второй входы каждого элемента И первой группы подключены к одноименным выходам соответственно первого регистра и первого сдвигающего регистра , установочные входы которых и вход сброса триггера соединен с установочным входом устройства, каждый запросный вход которого соединен с одиночным входом соответствующего разр да первого регистра. Кроме того, устройство содержит второй ре1 гистр. вторую, третью и четвертую группы элементов И, второй элемент ИЛИ и элемент И, единичный вход триггера подключен к выходу первого элемента ИЛИ, выход триггера подключен к первому входу элемента И, второй вход которого подключен к тактовому входу устройства, выход элемента И подключен к входу сдвига второго сдвигающего регистра, выход каждого разр да которого, кроме выхода дополнительного разр да, соединен с первым входом одноименного элемента И второй группы, второй

вход которого соединен с выходом одноименного разр да второго регистра, выходы элементов И второй группы соединены с входами второго элемента ИЛИ, выход которого соединен с нулевым входом триггера и с первыми входами элементов И третьей и четвертой групп, вторые входы которых подключены к выходам элементов И соответственно третьей и четвертой групп, выходы которых  вл ютс  выходами соответственно разрешени  обслуживани  и идентификации каналов обслуживани  устройства и соединены с нулевыми входами соответственно первого и второго регистров , единичные входы второго регистра подключены к входам готовности устройства , установочный вход устройства соединен с установочными входами второго регистра «.и второго сдвигающего регистра, выходы элементов И первой и второй групп соеди- нены с вторыми входами одноименных элементов И соответственно третьей и четвертой групп.

Данное устройство обеспечивает выдачу кода запроса в свободный канал путем последовательного опроса регистра запроса посредством регистра сдвига,- а затем при обнаружении запроса - поиск свободного канала.

Недостатком устройства  вл етс  низкое быстродействие, обусловленное непроизводительными затратами времени на последовательный поиск свободного канала и запроса.

Проведем оценку быстродействи  устройства .

Врем  работы устройства можно определить по соотношению

Тср.1- tcp.3 + tcp.K

(1)

где tcp.a - врем  поиска запроса; tcp.K - врем  поиска канала. Если регистр запроса содержит п разр дов , а запросы могут фиксироватьс  в любом из его разр дов, то врем  поиска запроса может быть вычислено, как среднее врем 

tcp.3

1мин.З + tiytaicc.3

Где , Т.макс..

Отсюда

п +1

2

Аналогичным образом врем  поискнала представл ет собой соотношение

ср,э

ti-и

(2)

. 1мин.к Ь twaxc.K

tcp.K--К--

где tMi/tH.

1маКС..

Отсюда

Подставив выражени  (2) и (3) в (1), получим

. т п + к + 2(л

1ср.1 2 ги W

Из выражени  (4) видно, что врем  передачи запроса на обслуживание зависит

как от числа запросов, так и от количества каналов.

Целью изобретени   вл етс  повышение быстродействи  за счет исключени  непроизводительных затрат времени на поиск

запросов и свободных каналов.

Указанна  цель достигаетс  тем,, что в устройство циклического приоритета, содержащее два регистра, четыре группы элементов И, первый элемент И, триггер,

первый элемент ИЛИ, первой группы и первый элемент ИЛИ второй группы, причем запросные входы и входы готовности каналов устройства подключены к единичным входам соответственно первого и второго

регистров, единичные выходы которых соединены с первыми пр мыми входами одноименных элементов И первой и второй групп соответственно, выходы которых подключены к первым входам одноименных

элементов И соответственно третьей и четвертой групп, выходы которых  вл ютс  соответственно запросными выходами и выходами идентификации каналов устройства и соединены с нулевыми входами соответствующих разр дов первого и второго регистров соответственно,.выходы первых элементов ИЛИ первой и второй группы подключены соответственно к единичному и нулевому входам триггера, единичный выход которого соединен с первым входом первого элемента И, второй вход которого подключен к тактовому входу устройства, введены третий и четвертый регистры, по п-2 элемента ИЛИ в первую и вторую группы , второй, третий и четвертый элементы И, причем нулевой выход i-ro разр да третьего регистра (, 2, ..., п) подключен к второму входу 1-го элемента И первой группы, выход которого соединен с Ни инверсными входами (Н-1)-го

и последующих элементов И первой группы, нулевой выход i-ro разр да четвертого регистра подключен к второму пр мому входу 1-го элемента И второй группы, выход которого соединен с i-ми инверсными входами (i+1)-ro и последующих элементов И второй группы, единичные выходы третьего регистра подключены к соответствующим входам третьего элемента И,.выход которого соединен с входом сброса третьего регистра, еди- ничные выходы четвертого регистра соединены с соответствующими входами четвертого элемента И, выход которого подключен к входу сброса четвертого регистра, выходы элементов ИЛИ первой группы подключены к единичным входам одноименных разр дов третьего регистра, выходы элементов ИЛИ второй группы приключены к единичным входам одноименных разр дбв четвертого регистра, j-й вход у- го элемента

ИЛИ первой группы (, 2(n-y+1); )1,

2, ..., п-1) подключен к выходу (J+ у-1)-го элемента И третьей группы, выход п-го элемента И которой соединен с единичным входом п-го разр да третьего регистра, j-й вход у-го элемента ИЛИ второй группы подключен к выходу 0+ )-го элемента И третьей группы, выход п-го элемента И которой сое динен с единичным входом п-го разр да третьего регистра, J-й вход у-го элемента ИЛИ второй группы подключен к выходу (J+ + у-1)-го элемента И четвертой группы, выход п-го элемента И которой соединен с единичным входом п-го разр да четвертого регистра, нулевой выход триггера подключен к первому входу второго элемента И, второй вход которого соединен с тактовым входом устройства, выход второго элемента И подключен к (п+1)-му входу Третьего элемента И и вторым входом элементов И третьей группы, выход первого элемента И подключен к (п+1)-му входу четвертого элемента И и вторым входом элементов И четвертой группы.

Сравнение . с прототипом показывает, что предлагаемое устройство отличаетс  применением двух регистров, двух fруйп элементов ИЛИ, трех элементов И и их св зей с другими элементами схемы устройства ... „ ,.

Использование указанных элементов и их св зей в устройстве обеспечивает про вление новых свойств, заключающихс  в сокращении времени поиска за вки и свободного канала.

На чертеже приведена структурна  схе ма устройства.

Устройство содержит регистры 1-4 группы 5-8 элементов И, группы 9, 10 Элементов ИЛИ, триггер ,11, элементы И 12-15, тактовый вход 16 устройства, выходы 17 разрешени  обслуживани  устройства, выходы 18 идентификации устройства, запросные

входы 19 устройства и входы 20 готовности каналов устройства.

Устройство работает следующим образом .

Исходное состо ние устройства харак0 теризуетс  тем, что регистры .1-4 и триггеры 11 установлены О (на чертеже не показано ).

Запросы от абонентов и сигналы готовности каналов устанавливают в единичные

5 состо ни  соответствующие разр ды регистров 1 и 2 соответственно.

Первый тактовый импульс через открытый единичным сигналом с нулевого выхода триггера 11, элемент И 12 поступает на эле0 менты И 7 группы дл  опроса схемы выбора запроса от абонентов на обслуживание. Не- t посредственно схема выбора выполнена на элементах И 5 группы по приоритетной схеме . За счет подключени  выхода каждого

5 элемента И 5 группы к инверсным входам всех последующих из нескольких запросов большим приоритетом обладает запрос от абонента с меньшим номером. Подключением входов элементов И 5 к нулевым выходам

0 регистра 3 обеспечиваетс  поиск запроса в соответствии с циклической дисциплиной обслуживани .

Рассмотрим работы схемы выбора на примере. Пусть в единичное состо ние устэ5 новлены разр ды 2, 4 и n-й регистра 1. Учитыва , что с нулевых выходов регистра 3 на соответствующие входы элементов И 5 группы поступает разрешающие сигналы, единичный сигнал формируетс  на выходе

0 второго элемента И 5 группы, запреща  формирование единичных сигналов на выходах всех последующих элементов И 5 группы, включа  4-й и n-й. Таким образом, тактовый импульс проходит через 2-й эле5 мент И 7 группы на выход 172 разрешени  обслуживани  устройства, осуществл   выбор второго абонента. Этим сигналом дополнительно в устройстве переключаетс  в О второй разр д регистра 1, через первый

0 и второй элементы ИЛИ 9 группы устанавливаютс  в единицу соответствующие разр ды регистра 3 и триггер 11, разреша  прохождение второго,тактового импульса через элемент И 13 на опрос схемы выбора

5 канала обслуживани . Схема выбора канала обслуживани  идентична, но сигнал, сфор- мирсзанный на одном из выходов 18 идентификации устройства устанавливает триггер 1-1 в нулевое состо ние, разреша  опрос в третьем такте схемы выбора очередной за вки на обслуживание. Пусть к этому моменту времени пришел запрос от 1-го абонента. В качестве очередной будет выбрана за вка от четвертого абонента, так как на соответствующий вход первого элемента поступает нулевой сигнал с нулевого выхода первого разр да. При этом сигналы установки в 1 поступает через соответствующие элементы ИЛИ 9 группы на 1, 2, 3 и 4-е разр ды регистра 3. В п том такте выбираетс  n-ый абонент на обслуживание, и все разр ды регистра 3 устанавливаютс  в единичные состо ни , что свидетельствует об окончании цикла обслуживани . В очередном 6-м такте при опросе схемы выбора канала обслуживани  тактовый импульс с выхода элемента И 13 через элемент И 14, открытый с единичных выходов регистра 3,

устанавливает последний в нулевое состо ние . По 7-му тактовому сигналу начнетс 

-новый цикл обслуживани  абонентов. Схема выбора каналов обслуживани  в дальнейшем работает аналогично рассмотренному выше.

Таким образом, при наличии за вок и готовых каналов выбор за вка и канала осуществл етс  за два такта и не зависит от числа абонентов и каналов.

Проведем сопоставительный анализ прототипа и предложенного устройства по быстродействию. Выигрыш в быстродействии можно оценить по выражению

W

Тср.1 Тср.2

(5)

где Тср.1 рассчитываетс  по выражению (4). Врем  выбора в предложенном устройстве

Тср.2 2 trn

(6)

Подставив выражени  (4) и (6) в выражение (5), получим

W

п +к +2

(7)

Из выражени  (7) видно, что выигрыш в быстродействии обеспечивают при любом соотношении числа каналов и запросов (за исключением, когда ).

Таким образом, предложенное устройство в сравнении с прототипом обладает существенным преимуществом, заключающимс  в повышении быстродействи .

Формул   изобретени 

Устройство циклического приоритета, содержащее дпп регистра, четыре группы

элементов И, первый элемент И, триггер, первый элемент ИЛИ первой группы и первый элемент ИЛИ второй группы, причем запросные входы и входы готовности каналов устройства подключены к единичным входам .соответственно первого и второго регистров, единичные выходы которых соединены с первыми пр мыми входами одноименных элементов И первой и второй

групп соответственно, выходы которых подключены к первым входам одноименных элементов И соответственно третьей и четвертой групп, выходы которых  вл ютс  соответственно запросными выходами и

выходами идентификации каналов устройства и соединены с нулевыми входами соответствующих разр дов первого и второго регистров соответственно, выходы первых элементов ИЛИ первой и второй групп подключены соответственно к единичному и нулевому входам триггеров, единичный выход которого соединен с первым входом первого элемента И, второй вход которого подключен к тактовому входу устройства, о т л и ч а ю щ ее с   тем, что, с целью повышени  быстродействи  за счет исключени  непроизводительных затрат времени на поиск запросов и свободных каналов, в него введены третий и четвертый регистры, по п-2

(где п - число запросов) элементов ИЛИ в первую и вторую группу, второй, третий и четвертый элементы И, причем нулевой выход i-ro разр да третьего регистра (, 2,.... п) подключен к второму пр мому входу 1-го

элемента И первой группы, выход которого, кроме n-го элемента И, соединен с 1-ми инверсными входами (i+1)-ro и последующих элементов И первой группы, нулевой выход j-ro () разр да четвертого регистра

подключен к второму пр мому входу 1-го элемента И второй группы, выход которого (кроме m-ro элемента И, где m - число каналов ) соединен с j-ми инверсными входами (j+1)-ro и последующих элементов И второй

группы, единичные выходы третьего регистра подключены к соответствующим входам второго элемента И, выход которого соединен с входом сброса третьего регистра, еди- ничные выходы четвертого регистра

соединены с соответствующими входами третьего элемента И, выход которого подключен к входу сброса четвертого регистра, выходы к-х (, .... п) элементов ИЛИ первой группы подключены к единичным входам одноимен н ых разр дов третьего регистра, выходы 1-х (, ..., т) элементов ИЛИ второй группы подключены к единичным входам одноименных разр дов четвертого регистра, S-й входу-го элемента ИЛИ первой группы ,2 (п .у+ 1).2,..., п-1 подключен к выходу (S+ у-1)-го элемента И третьей группы, выход п-го элемента И которой соединен с единичным входом п-го разр да третьего регистра b-й вход q-ro (... (m-q-И, ...m-1) элемента ИЛИ второй группы подключен к выходу b+q-1-ro элемента И четвертой группы, выход m-ro элемента И которой соединен с единичным входом т-го разр да четвертого регистра, нулевой выход триггера подключен к первому входу четвертого элемента И, второй вход которого соединен с тактовым входом устройства, выход четвертого элемента И подключен к (т+1)-му входу третьего элемента И и вторым входам элементов И третьей группы, выход первого элемента И подключен к (п+1)-му входу второго элемента И и к вторым входам элементов И четвертой группы.

т

Claims (1)

1. Формула изобретения

   Устройство циклического приоритета, содержащее два регистра, четыре группы элементов И, первый элемент И, триггер, первый элемент ИЛИ первой группы и первый элемент ИЛИ второй группы, причем запросные входы и входы готовности каналов устройства подключены к единичным входам соответственно первого и второго регистров, единичные выходы которых соединены с первыми прямыми входами одноименных элементов И первой и второй групп соответственно, выходы Которых подключены к первым входам одноименных элементов И соответственно третьей и четвертой групп, выходы которых являются соответственно запросными выходами и выходами идентификации каналов устройства и соединены с нулевыми входами соответствующих разрядов первого и второго регистров соответственно, выходы первых элементов ИЛИ первой и второй групп подключены соответственно к единичному и нулевому входам триггеров, единичный выход которого соединен с первым входом первого элемента И, второй вход которого подключен к тактовому входу устройства, отличающееся тем, что. с целью повышения быстродействия за счет исключения непроизводительных затрат времени на поиск запросов и свободных каналов, в него введены третий и четвертый регистры, по п-2 (где п - число запросов) элементов ИЛИ в первую и вторую группу, второй, третий и четвертый элементы И, причем нулевой выход i-ro разряда третьего регистра (1=1,2,.... п) подключен к второму прямому входу 1-го элемента И первой группы, выход которого, кроме η-го элемента И, соединен с i-ми инверсными входами (i+1)-ro и последующих элементов И первой группы, нулевой выход J-ro 0=1.....rn) разряда четвертого'регистра подключен к второму прямому входу 1-го элемента И второй группы, выход которого (кроме m-го элемента И, где m - число каналов) соединен с j-ми инверсными входами 0+1)-го и последующих элементов И второй группы, единичные выходы третьего регистра подключены к соответствующим входам второго элемёнта И, выход которого соединен с входом сброса третьего регистра, единичные выходы четвертого регистра соединены с соответствующими входами третьего элемента И, выход которого подключен к входу сброса четвертого регистра, выходы к-х (к=2, .... п) элементов ИЛИ первой группы подключены к единичным входам одноименных разрядов третьего регистра, выходы

   1-х (1=2, ..., т) элементов ИЛИ второй группы подключены к единичным входам одноименных разрядов четвертого регистра, S-й входу-го элемента ИЛИ первой группы [S=1,2..... (п9

   -у+ 1):у=1.2,.... п-1] подключен к выходу (S+ у-1)-го элемента И третьей группы, выход η-го элемента И которой соединен с единичным входом η-го разряда третьего регистра b-й вход q-го (b=1... (m-q+1, q=1 ...m-1) эле- 5 мента ИЛИ второй группы подключен к выходу b+q-1-го элемента И четвертой группы, выход m-го элемента И которой соединен с единичным входом m-го разряда четвертого регистра, нулевой выход триггера подклю- 1 чен к первому входу четвертого элемента И, второй вход которого соединен с тактовым входом устройства, выход четвертого элемента И подключен к (т+1)-му входу третьего элемента И и вторым входам элементов И третьей группы, выход первого элемента И подключен к (п+1)-му входу второго элемента И и к вторым входам элементов И четвертой группы.