SU1716515A1 - Устройство циклического приоритета - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, ориентированных на обработку запросов с циклической дисциплиной обслуживани . Цель изобретени  - повышение быстродействи  за счет одновременного поиска запроса и свобод2 ного канала. Новым в устройстве  вл етс  использование двух элементов ИЛИ-НЕ 16, 17,элемента ИЛИ 13 и элемента задержки 18.Устройство обеспечивает в каждом цикле работы выбор запроса и свободного канала дл  его обслуживани  посредством регистров сдвига. Формирование сигналов разрешени  обслуживани  и идентификации каналов производитс  на основе совпадени  единичных сигналов в одноименных разр дах соответствующих сдвигающих регистров и регистров запросов и каналов. Поиск запросов и каналов производитс  путем одновременного сдвига единицы в сдвигающих регистрах. При этом, если не найдены запрос и свободный канал одновременно , продолжаетс  поиск либо запро са, либо свободного канала. 1 ил. fe

Description

Изобретение относитс  к вычислитель ной технике и может быть использовано в вычислительных системах, ориентированных на обработку потока запросов с циклической дисциплиной обслуживани .

Известно устройство приоритета, содержащее два регистра, сдвигающий рё- гистр, первую группу элементов И, первый элемент И, элемент запрета, триггер.

Недостатком данного устройства  вл  етс  низкое быстродействие.

Наиболее близким по технической сущности к изобретению следует считать выбранное в качестве прототипа устройство циклического приоритета, содержащее два регистра, первую группу элементов И, пер- вый элемент ИЛИ, элемент запрета, триггер и первый сдвигающий регистр, вход сдвига которого соединен с выходом элемента запрета , пр мой вход которого соединен с тактовым входом устройства, инверсный вход элемента запрета подключен к выходу первого элемента ИЛИ, выходы которого соединены с выходами элементов И первой группы, первый и второй входы каждого элемента И первой группы подключены к одноименным выходам соответственно первого регистра и первого Сдвигающего регистра, установочные входы которых и вход сброса триггера соединены с установочным входом устройства, каждый запросный вход которого соединен с единичным входом соответствующего разр да первого регистра. Кроме того, устройство содержит второй регистр, вторую, третью и четвертую группы элементов И, второй элемент ИЛИ и элемент И, единичный вход триггера подключен к выходу первого элемента ИЛИ, выход триггера

подключен к первому входу элемента И, второй вход которого подключен к тактовому входу устройства, выход элемента И подключен к входу сдвига второго сдвигающего регистра, выход каждого разр да которого, 5 кроме выхода дополнительного разр да, соединен с первым входом одноименного элемента И второй группы, второй вход которого соединен с выходом одноименного разр да второго регистра, выходы зле- 10 ментов И второй группы соединены с входами второго элемента ИЛИ, выход которого соединен с нулевым входом триггера и с первыми входами элементов И третьей и четвертой групп, вторые входы которых 15 подключены к выходам элементов И соответственно третьей и четвёртой групп, выходы которых  вл ютс  выходами соответственно разрешени  обслуживани 

и идентификации каналов обслуживани  ус- 20 тройства и соединены с нулевыми входами соответственно первого и второго регистров , единичные входы второго регистра подключены к входам готовности устройства , установочный вход устройства соединен 25 с установочными входами второго регистра и второго сдвигающего регистра, выходы элементов И первой и второй групп соединены с вторыми входами одноименных элементов И соответственно третьей и 30 четвертой групп.

Данное устройство обеспечивает выдачу кода запроса в свободный канал путем последовательного опроса регистра запросе посредством регистра сдвига, а затем 35 при обнаружении запроса - поиск свободного канала.

Недостатком известного устройства  вл етс  низкое быстродействие, обусловленное последовательностью этапов поиска1 40 запроса и поиска канала..

Проведем оценку быстродействи  устройства .

Врем  работы устройства можно определить по соотношению45

Tcp.1 tcp.3 + tcp.K,

где tcp.3 - врем  поиска запроса; tcp.K - врем  поиска канала.

(1)

Если регистр запросов содержит п разр дов , а запросы могут фиксироватьс  в любом из его разр дов, то врем  поиска запроса может быть вычислено, как среднее врем 

Тмин.З + tyaKcJ tcp.3 п

Где 1мин., Тмакс..

Отсюда

tcp.3 1L5Ll Тги.,(2)

Аналогичным образом врем  поиска канала представл ет собой соотношение

tcp.K

tMHH.K .+ tмакс,к

где Т.мин.. tMaKC..

Отсюда

tcp.K

К -Г 1

tfM.

(3)

0 5 0

5

0

5

0

5

Подставив выражени  (2) и (3) в (1). пол: учим

т п +к +2.,..

Тср.1 --g--

Из выражени  (4) видно, что врем  передачи запроса на обслуживание зависит как от числа запросов, так и от количества каналов..Целью изобретени   вл етс  повышение быстродействи  за счет одновременного поиска запроса и свободного канала.

Указанна  цель достигаетс  тем, что в устройство циклического приоритета, со держащее два сдвигающих регистра, два регистра , первый элемент запрета, два элемента ИЛИ, четыре группы элементов И, элемент И и триггер, причем вход сдвига первого сдвигающего регистра соединение выходом первого элемента запрета, запрос ные входы и входы готовности каналов уст- ройства подключены к единичным входам первого и второго регистров соответственно , единичные выходы первого сдвигающего регистра и первого регистра подключены соответственно к первым и вторым входам одноименных элементов И первой группы, выходы элементов И первой группы соединены с первыми входами одноименных элементов И третьей группы и с соответствующими входами первого элемента ИЛИ, выход которого подключен к инверсному входу первого элемента запрета , единичные выходы второго сдвигающего регистра и второго регистра подключены соответственно к первым и вторым входам одноименных элементов И второй группы, выходы элементов И второй группы соедийены с соответствующими входами второго элемента ИЛИ и первыми входами одноименных элементов И четвертой группы, выход второго элемента ИЛИ подключен к вторым входам элементов И третьей группы , выходы которых  вл ютс  выходами разрешени  обслуживани  устройства и соединены с нулевыми входами одноименных разр дов первого регистра, выходы элементов И четвертой группы  вл ютс  выходами идентификации каналов устройства и подключены к нулевым входам одноименных разр дов второго регистра, введены два элемента ИЛЙ-НЕ, третий элемент ИЛИ, элемент задержки и второй элемент запрета , выход которого соединен с входом сдвига второго сдвигающего регистра, установочный вход которого подключен к установочному входу первого сдвигающего регистра, входам сброса первого и второго регистров, к единичному входу триггера и входу пуска устройства, выход готовности которого соединен с нулевым выходом тр.г- герэ, единичный выход которого подключен к вторым пр мым входам первого и второго элементов запрета, выход второго элемента ИЛИ соединен с инверсным входом второго элемента запрета, выход первого элемента ИЛИ подключен к вторым входам элементов И четвертой группы, единичные выходы первого и второго регистров соединены соответственно с входами первого и второго элементов ИЛИ-НЕ, выходы которых подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого подключен к нулевому входу триггера, тактовый вход устройства соединен с третьими входами элементов И третьей и четвертой групп и через элемент задержки с первыми пр мыми входами первого и второго элементов запрета и с вторым входом элемента И.

Сравнение с прототипом показывает, что предлагаемое устройство отличаетЪ  применением элемента запрета, двух элементов ИЛ И-НЕ, элемента задержки, эле- мента ИЛИ и их св зей с другими элементами схемы устройства.

Использование указанных элементов .и их св зей в устройстве обеспечивает про вление новых свойств, заключающихс  в одновременном поиске запроса и свободного канала.

На чертеже приведена структурна  схема устройства.

Устройство содержит регистры 1i-1n и 2г-2к, сдвигающие регистры 3i-3n и 4i-4K, группы 5.i-5n, б1-6к, 71-7п и 8i-8K элементов И, элементы ИЛИ 9, 10. элементы запрета

11, 12, элемент ИЛИ 13. элемент И 14, триггер 15, элементы ИЛИ-НЕ 16, 17, элемент задержки 18, тактовый вход 19 устройства, выходы 20i-20n разрешени  обслуживани  устройства, выходы 211-21к идентификации каналов устройства, выход 22 готовности устройства , вход 23 пуска устройства, запросные входы 24i-24n устройства и входы 25-|-25к готовности каналов устройства. 0 Устройство работает следующим образом .

Исходное состо ние устройства характеризуетс  тем, что регистры 1-4 и триггер 15 установлены в состо ние О (на чертеже 5 не показано).

Единичный сигнал с нулевого выхода триггера 15 поступает на вход 22 в качестве сигнала готовности устройства.

Работа устройства состоит из циклов, 0 каждый из которых начинаетс  по сигналу запуска, поступающего на вход 23.t

По этому сигналу триггер 15 устанавливаетс  в единичное состо ние, регистры 1 и 2 - в нулевое, первые разр ды регистров 3 5 и 4 - в единичное, а остальные разр ды этих регистров - в нулевые состо ни .

Затем по входам 24 и 25 соответственно . в регистры 1 и 2 поступают сигналы запросов и готовности каналов дл  распределе- 0 ни  в данном цикле. После этого разрешаетс  подача тактовых импульсов по входу 19.

После установки триггера 15 в единичное состо ние единичным сигналом с его 5 единичного выхода открываютс  элементы запрета 11 и 12 по вторым пр мым входам. Пусть все разр ды регистров 1 и 2 установлены в единичное состо ние,v Ввиду того, что первые разр ды регист- 0 ров 3 и 4 наход тс  в единичных состо ни х, на выходах первых элементов И 5 и И б формируютс  единичные сигналы. Единичным сигналом с выхода первого элемента И

5открыты первый элемент И 7 по первому 5 входу и через элемент ИЛИ 9 все элементы

И 8, а по инверсному входу закрыт элемент запрета 11. Аналогичным образом, единичным сигналом с выхода первого элемента И

6открыты первый элемент И 8 и через эле- 0 мент ИЛИ 10 все элементы И 7 и закрыт по

инверсному входу элемент запрета 12.

Так как элементы запрета 11 и 12 закрыты , то первый тактовый импульс поступает на первый выход 20i через элемент И 7i в 5 качестве сигнала разрешени  обслуживани  первого запроса и устанавливает в ноль первый разр д регистра 1.

Одновременно этот же импульс проходит через элемент И 8 на выход 211 в качестве сигнала идентификации первого

канала и устанавливает в ноль первый разр д регистра 2.

После установки в ноль первых разр дов регистров 1 и 2 элементы И 5i и И 6i закрываютс , при этом на выходах всех элементов И 5 и И 6 устанавливаютс  нулевые сигналы. При этом на выходах элементов ИЛИ 9 и ИЛИ 10 формируютс  нулевые сигналы , открывающие по инверсным входам элементы запрета 11 и 12.

Через некоторое врем  задержки, определ емое элементом задержки 18, производитс , одновременное перемещение единиц в регистрах 3 и 4 тактовым сигналом, поступающим через открытые элементы запрета 11 и 12 на входы сдвига этих регистров.

Врем  задержки элементов задержки 18 выбираетс  таким, чтобы к моменту по- ступлени  импульса на вход элемента запрета 11 (12) закончились переходные -процессы в элементах И 7(8), регистре 1 (2), элементах И 5 (6) и ИЛ И 9 (10).

После установки в нулевое состо ние первых разр дов регистров 1 и 2 на выходах элементов ИЛИ 9 и 10 формируютс  нулевые сигналы, открывающие элементы запрета 11 и 12. Поэтому по задержанному импульсу элементом задержки 18, поступающим на входы сдвига регистра 1 и 2, в этих регистрах производитс  одновременное перемещение единицы во вторые разр ды.

В дальнейшем устройство работает аналогично рассмотренному, последовательно формиру  на выходах 20 и 21 сигналы разрешени  обслуживани  запросов и идентификации каналов.

Цикл работы устройства продолжаетс  пока регистр 1 либо 2 не окажетс  в нулевом состо нии.

При этом на выходе элемента ИЛИ-НЕ 15 либо ИЛИ-НЕ 16 формируетс  единичный сигнал, которым через элемент ИЛИ 13. открываетс  по первому входу элемент И 14. Затем задержанным импульсом с выхода элемента задержки 18 через элемент И 14 триггер 15 устанавливаетс  в нулевое состо ние. С его нулевого выхода единичный сигнал поступает на вход 22, запрашива  очередной цикл работы устройства.

Claims (1)

1. Формула изобретени 

   Устройство циклического приоритета, содержащее два сдвигающих регистра, два регистра, два элемента запрета, два эле- ментд И/1И( четыре группы элементов И, элемент И и триггер, причем вход сигнала первого сдвигающего регистра соединен с выходом первого элемента запрета, запросные входы и входы готовности устройства подключены к единичным входам первого и второго регистров соответственно, единичные выходы первого сдвигающего регистра и первого регистра подключены соответственно к первым и вторым входам одноименных элементов И первой группы, выходы

   5 элементов И первой группы соединены с первыми входами одноименных элементов И второй группы и с входами первого элемента ИЛИ, выход которого подключен к инверсному входу первого элемента запре0 та, единичные выходы второго сдвигающего регистра и второго регистра подключены соответственно к первым и вторым входам одноименных элементов И третьей группы, выходы элементов И третьей группы соеди5 нены с входами второго элемента ИЛИ и первыми входами одноименных элементов И четвертой группы, выход второго элемента ИЛ И подключен к вторым входам элементов И второй группы, выходы которых

   0  вл ютс  выходами разрешени  обслуживани  устройства и соединены с входами, сброса одноименных разр дов первого регистра , выходы элементов И четвертой группы  вл ютс  выходами идентификации

   5 устройства и подключены к входам сброса одноименных разр дов второго регистра, вход сдвига второго сдвигающего регистра соединен с выходом второго элемента запрета , первый пр мой вход которого соеди0 нен с пр мым выходом триггера, вход сброса устройства соединен с входами сброса регистров, с единичным входом триггера и с установочными входами сдвигающих регистров,отличающеес  тем,

   5 что, с целью повышени  быстродействи  за счет одновременного поиска запроса и свободного канала, в него введены два элемента ИЛИ-НЕ, третий элемент ИЛИ, элемент задержки, выход готовности устройства со0 единен с нулевым выходом триггера, единичный выход которого подключен к

   первому пр мому входу первого элемента запрета, выход второго элемента ИЛИ соединен с инверсным входом второго элемен5 та запрета, выход первого элемента ИЛИ подключен к вторым входам элементов И четвертой группы, единичные выходы первого и второго регистров соединены соответственно с входами первого и второго

   0 элементов ИЛИ-НЕ, выходы которых подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого подключен к нуле5 вому входу триггера, тактовый вход устройства соединен с третьими входами элементов И второй и четвертой групп и через элемент задержки с вторыми пр мыми входами первого и второго элементов запрета и с вторым входом элемента И.

   К