SU1698818A2 - Измеритель девиации частоты - Google Patents

Abstract

Изобретение относитс  к радиоэлектронике , в частности к радиоизмерительной технике. Цель изобретени  - повышение точности измерени . В устройство дополнительно введены смеситель и кодоуправл е- мый гетеродин, причем первый вход измерител  соединен с первым входом смесител  и четвертым входом первого коммутатора , п тый вход которого соединен с дев тым выходом блока управлени , второй вход смесител  подключен к выходу кодоуп- равл емого гетеродина, кодовые управл ющие входы которого подключены к адресным выходам блока управлени , выход смесител  соединен с входом формировател . Кроме того, в блок управлени  дополнительно введен триггер, выход которого соединен с дев тым выходом блока управлени , четвертый выход дешифратора соединен с первым входом второго триггера , второй вход которого подключен к первому выходу дешифратора, адресные выходы блока управлени  соединены с адресными выходами вычислительного блока. 1 з.п. ф-лы, 1 ил. С/

Description

Изобретение относитс  к радиоэлектронике , в частности к радиоизмерительной технике.

Известен измеритель девиации частоты , содержащий формирователь импульсов, генератор опорной частоты, ключ, два регистра , счетчик, два блока сравнени  кодов, блок управлени , частотомер, делитель на два, инвертор, второй ключ, второй счетчик, два коммутатора, третий блок сравнени  кодов и буферный регистр, причем вход формировател  соединен с первым входом измерител , первый выход блока управлени  подключен к первым входам регистров, выход генератора опорной частоты подключен к первому входу первого ключа, выход которого подключен к первому входу первого счетчика, второй вход которого подключен к второму выходу блока управлени ,

информационные выходы первого счетчика подключены к информационным входам первого регистра и первым информационным входам первого блока сравнени  кодов, вторые информационные входы которого подключены к информационным выходам первого регистра, к второму входу которого подключен выход первого блока сравнени  кодов, вход которого подключен к третьему выходу блока управлени , четвертый выход которого подключен к входу второго блока сравнени  кодов, выход которого подключен к второму входу второго регистра, информационные выходы которого подключены к первым входам второго блока сравнени , второй вход измерител  соединен с первым входом первого коммутатора, второй вход-которого подключен к восьмому выходу блока управлени , выход формироО

ОС

а а

к

вател  подключен к третьему входу первого коммутатора и входу делител  на два, выход которого подключен к первому входу блока управлени , второму входу второго ключа и входу инвертора, выход которого подключен к второму входу блока управлени  и второму входу первого ключа, первый вход второго ключа подключен к выходу генератора опорной частоты, выход второго ключа подключен к первому входу второго счетчика , второй вход которого подключен к п тому выходу блока управлени , информационные выходы второго счетчика подключены к вторым информационным входам второго блока сравнени  и информационным входам второго регистра, информационные выходы которого подключены к первым информационным входам третьего блока сравнени  и первым входам второго коммутатора, информационные выходы первого регистра подключены к вторым информационным входам второго коммутатора и вторым информационным входам третьего блока сравнени  кодов , выход которого подключен к управл ющему входу второго коммутатора, информационные выходы которого подключены к информационным входам буферного регистра, первый управл ющий вход которого подключен к первому выходу блока уп- равлени , шестой выход которого подключен к второму управл ющему входу буферного регистра, третий управл ющий вход которого подключен к седьмому выходу блока управлени , информационные вхо- ды блока управлени  соединены с выходами буферного регистра и частотомера , вход частотомера подключен к выходу первого коммутатора.

Блок управлени  содержит вычислительный блок, дешифратор, триггер, три од- новибратора, три элемента задержки и два элемента ИЛИ, причем входы первого и второго одновибраторов  вл ютс  соответственно первым и вторым входами блока управлени , первый вход триггера подключен к первому входу дешифратора, второй выход которого подключен к второму входу триггера, первым входам элементов ИЛИ и первому выходу блока управлени , выходы первого элемента ИЛИ, первого одновибра- тора, второго одновибратора, второго элемента ИЛИ, третьего одновибратора, третьего элемента задержки и триггера соединены соответственно с вторым, третьим, четвертым, п тым, шестым, седьмым и восьмым выходами блока управлени , третий выход дешифратора подключен к входам третьего одновибратора и третьего элемента задержки, выход первого одновибратора

через первый элемент задержки соединен с вторым входом первого элемента ИЛИ, выход второго одновибратора через второй элемент задержки соединен с вторым входом второго элемента ИЛИ, вход дешифратора соединен с адресными выходами вычислительного блока, входы которого  вл ютс  информационными входами блока управлени .

Недостатком данного устройства  вл етс  невысока  точность измерений, вызванна  тем, что существенный вклад в погрешность измерений вносит погрешность дискретизации. Дл  уменьшени  погрешности дискретизации промежуточна  частота (тпч) должна бы стремитьс  к нулю, однако при достижении определенного значени  ft™ значение периода частотно-модулированного сигнала (ЧМС) перестает

зависеть от девиации 4acTOTbiAf .Поэтому дл  уменьшени  погрешности дискретизации необходимо дл  каждого измер емого значени  Af устанавливать свое оптимальное значение fW

Цель изобретени  - повышение точности измерени .

Поставленна  цель достигаетс  тем, что в устройство дополнительно введены смеситель и кодоуправл емый гетеродин, причем первый вход измерител  соединен с первым входом смесител  и четвертым входом первого коммутатора, п тый вход которого соединен с дев тым выходом блока управлени , второй вход смесител  подключен к выходу кодоуправл емого гетеродина, кодовые управл ющие входы которого подключены к адресным выходам блока управлени , выход смесител  соединен с входом формировател .

Кроме того, в блок управлени  дополнительно введен триггер, выход которого соединен с дев тым выходом блока управлени , четвертый выход дешифратора соединен с первым входом второго триггера , второй вход которого подключен к первому выходу дешифратора, адресные выходы блока управлени  соединены с адресными выходами вычислительного блока. Введение в измеритель смесител , кодоуправл емого гетеродина и второго триггера с новыми св з ми, позволило дл  каждого измер емого значени  девиации частоты устанавливать оптимальное тпч, что обеспечивает уменьшение погрешности измерени  в два-три раза.

На чертеже представлена структурна  схема предлагаемого измерител  девиации частоты.

Измеритель девиации частоты содержит коммутатор 1, формирователь 2, блок 3 управлени , частотомер 4, генератор 5 опорной частоты, делитель 6 на два, инвертор 7, ключи 8 и 9, регистр 10, счетчики 11 и

12,регистр 13, блоки 14-16 сравнени  кодов , коммутатор 17, буферный регистр 18, смеситель 30, кодоуправл емый гетеродин 31.

Блок 3 управлени  содержит вычислительный блок 19, дешифратор 20, триггеры 21 и 32, одновибраторы 22-24, элементы 25-27 задержки, элементы ИЛИ 28 и 29.

Первый вход измерител  соединен с первым входом смесител  30 и четвертым входом первого коммутатора 1, первый вход которого соединен с вторым входом измерител , п тый вход первого коммутатора 1 соединен с дев тым выходом блока 3 управлени , первый выход блока 3 управлени  подключен к первым входам регистров 10 и

13.выход генератора 5 опорной частоты подключен к входам ключей 8 и 9, выход формировател  2 подключен к второму входу первого коммутатора 1 и входу делител  6 на два, выход которого подключен к входу инвертора 7, первому входу блока 3 управлени  и второму входу ключа 9, выход инвертора 7 подключен к второму входу ключа 8 и второму входу блока 3 управлени , выход ключа 9 подключен к первому входу счетчика 12, второй вход которого подключен к п тому выходу блока 3 управлени , второй выход которого подключен к второму входу счетчика 11, первый вход которого подключен к выходу ключа 8, информационные выходы счетчика 12 подключены к первым информационным входам блока 15 сравнени  кодов и информационным входам регистра 13, информационные выходы которого подключены к вторым информационным входам коммутатора 17, вторым информационным входам блока 16 сравнени  кодов и вторым информационным входам блока 15 сравнени  кодов, выход которого подключен к второму входу регистра 13, информационные выходы счетчика 11 подключены к вторым информационным входам блока 14 сравнени  и информационным входам регистра 10, информационные выходы которого подключены к вторым информационным входам блока 16 сравнени  кодов, вторым входам коммутатора 17 и первым информационным входам блока 14 сравнени  кодов, выход которого подключен к второму входу регистра 10. вход блока 15 сравнени  подключен к четвертому выходу блока 3 управлени , третий выход которого подключен к входу блока 14 сравнени , выход блока 16 сравнени  кодов подключен

к управл ющему входу коммутатора 17, информационные выходы которого подключены к информационным входам буферного регистра i8, первый, второй и третий управ- л ющие входы которого подключены соответственно к первому, шестому, седьмому выходам блока 3 управлени , восьмой выход которого подключен к второму входу коммутатора 1, выход которого подключен к

0 входу частотомера 4, Вход дешифратора 20 блока 3 управлени , входы кодоуправл емо- го гетеродина 31 подключены к адресным выходам вычислительного блока (ЭВМ) 19, информационные входы которого подклю5 чены к выходу буферного регистра 18 и частотомера 4, выход гетеродина 31 подключен к второму входу смесител  30, выход которого подключен к входу формировател  2. Выходы дешифратора 20, элемента

0 ИЛИ 29, одновибратора 23, одновибратора 22, элемента ИЛИ 28, одновибратора 24, элемента 25 задержки, триггеров 21 и 32  вл ютс  соответственно первым, вторым, третьим, четвертым, п тым, шестым, седь5 мым, восьмым и дев тым выходами блока 3 управлени , первый выход дешифратора 20 подключен к первому входу триггера 21 и второму входу триггера 32, первый вход которого подключен к четвертому выходу де0 шифратора, второй выход дешифратора 20 подключен к второму входу триггера 21, первым входам элементов ИЛИ 28 и 29, третий выход дешифратора 20 подключен к входу одновибратора 24 и входу элемента 25

5 задержки, выход одновибратора 22 через элемент 26 задержки подключен к второму входу элемента ИЛИ 28, выход одновибратора 23 через элемент 27 задержки подключен к второму входу элемента ИЛИ 29,

0 адресные выходы вычислительного блока 19 подключены к входам дешифратора 20 и  вл ютс  адресными выходами блока 3 управлени , информационными входами которого  вл ютс  информационные входы

5 вычислительного блока 19.

Гетеродин 31 и смеситель 30 обеспечивают уменьшение погрешности дискретизации ,, путем установки оптимального значени  РПч дл  каждого измер емого зна0 чени  Af , делитель 6 на два входного сигнала уменьшает погрешность, вызванную неравенством нулю порога срабатывани  формировател  2. Коммутаторы 1 и 17, частотомер 4, счетчики 11 и 13, блоки 14-16

5 сравнени  кодов обеспечивают измерение максимального периода ЧМ сигнала при сравнении всех без исключени  периодов ЧМ сигнала и точное значение частот модулирующего сигнала и промежуточной частоты . Вычислительное устройство 19

производит вычисление пикового значени  девиации и управл ет совместно с блоком 3 управлени  работой устройства.

Структурна  схема ЭВМ - типова  (например Электроника ДЗ-28), Буферный регистр 18 , имеющий три устойчивых состо ни  (0,1 и высокий выходной импеданс), обеспечивает подключение на общую шину ввода информации в ЭВМ двух источников информации - частотомера 4 и коммутатора 17. Дешифратор 20, одновибратор 24 и элемент 25 задержки обеспечивают формирование временной диаграммы управлени  буферным регистром 18 по кодам адресной магистрали ЭВМ.

Особых требований к гетеродину 31 не предъ вл етс . Например, может быть использован генератор Г4-165.

Устройство работает следующим образом .

По адресным шинам ЭВМ 19 выдаетс  код, который, поступа  на входы дешифратора 20, обеспечивает по вление на втором выходе дешифратора 20 сигнала, устанавливающего все узлы в измерителе в исходное состо ние, Затем по адресным ши1нам ЭВМ 19 выдаетс  код, обеспечивающий по вление на четвертом выходе дешифратора 20 сигнала, устанавливающего триггер 32 в единичное состо ние, сигнал с выхода которого , поступа  на п тый вход первого коммутатора , подключает на его выход сигнал несущей частоты (fc), значение которого измер етс  частотомером 4 и выдаетс  в пам ть ЭВМ 19.

В ЭВМ 19 вычисл етс  требуемое начальное значение fW

fn4 1,1 Af макс/

где Af макс - верхний предел измерений девиации частоты. Затем вычисл етс  требуемое значение частоты гетеродина 31 по формуле

fг fс fri4,

где fr- требуемое значение частоты гетеродина;

fc - частота несущего сигнала,

По адресным шинам ЭВМ 19 выдаетс  на гетеродин код, устанавливающий требуемое значение частоты гетеродина.

На вход коммутатора 1 с выхода триггера 21 блока 3 управлени  поступает сигнал, разрешающий прохождение на вход частотомера промежуточной частоты, значение которой с выхода частотомера 4 передаетс  в ЭВМ 19 и хранитс  в пам ти.

Частотно-модулированный сигнал промежуточной частоты в формирователе 2 преобразуетс  в пр моугольные импульсы с сохранением закона модул ции и поступает

на вход делител  6 на два, который обеспечивает выделение четных и нечетных периодов ПЧ. Четные периоды, поступа  на вход ключа 9 открывают его, на второй его входе

5 генератора 5 опорной частоты поступает опорна  частота. На выходе ключа 9 получаем четные, модулированные по длительности периоды ПЧ, которые в счетчике 12 преобразуютс  в цифровой код, который по0 ступает на первые информационные входы блока 15 сравнени  кодов, на вторые входы которого поступает код, записанный в регистре 13. На управл ющий вход блока 15 сравнени  с выхода одновибратора посту5 пает импульс, вырабатываемый по концу четного периода ПЧ и по вл ющийс  на выходе блока 15 сравнени  в случае, если

№п (Тмакс) (N2n (T2n),

где п 0,1.2,...;

0 №п(Тмакс) - максимальное значение четных периодов ПЧ, хран щихс  в первом регистре;

№п(Т2п) текущее значение четных периодов ПЧ, выдаваемых первым счетчиком,

5 и осуществл ет запись в регистр 13 данного значени .

Затем импульс, вырабатываемый одно- вибратором 22, задерживаетс  элементом 26 задержки (на врем , достаточное дл  за0 писи в регистр 13) и поступает через элемент ИЛИ 28 на второй вход счетчика 12, устанавлива  его в начальное состо ние, и измерени  повтор ютс .

Нечетные пер иоды с выхода инвертора

5 7, поступа  на вход ключа 8, открывают его. На другой вход ключа 8 с генератора 5 опорной частоты поступает опорна  частота. На выходе ключа 8 получаем нечетные, модулированные по длительности периоды ПЧГ ко0 торые в счетчике 11 преобразуютс  в цифровой код, который поступает на первые информационные входы блока 14 сравнени  кодов, на вторые информационные входы которого поступает код, записанный в

5 регистре 10. На управл ющий вход блока 14 сравнени  кодов с выхода одновибратора 23 поступает импульс, вырабатываемый по концу нечетного периода ПЧ, который по вл етс  на входе блока 14 сравнени  в слу0 чае, если

№n+1 ( 2n+1 (T2n-l),

где п 0,1,2....т

N2n+i (Тмакс) - максимальное значение нечетных периодов ПЧ, хран щихс  во вто- 5 ром регистре;

№п+1 ) - текущее значение нечетных периодов ПЧ, выдаваемое вторым счет- чиком.и осуществл ет запись в регистр данного значени . Затем импульс,, выраба- тываемый одновибраЧором 23, задерживаAf

-fnn I

Sin ( Я F Тмакс )

етс  элементом 26 задержки (на врем , достаточное дл  записи в регистр 10) и поступает через элемент ИЛИ 29 на второй вход счетчика 11, устанавлива  его в начальное состо ние, и измерени  повтор ютс . Значени  кодов, хран щихс  в регистрах 10 и 13, поступают на входы коммутаторов 17 и блока 16 сравнени , где сравниваютс , в результате чего на выходе блока 16 сравнени  по вл етс  сигнал, подключающий на вход коммутатора 17 максимальное значение периода ПЧ (Тмакс).

По адресным шинам ЭВМ 19 выдаетс  код, который, поступа  на входы дешифратора 20, обеспечивает по вление на третьем его выходе сигнала, по переднему фронту которого одновибратор 24 выдел ет импульс , переписывающий значение Тмакс в буферный регистр 18. Сигнал с третьего выхода дешифратора 20, задержанный эле- ментом 25 задержки на врем  записи Т макс в буферный регистр 18, поступает на третий управл ющий вход буферного регистра 18, обеспечива  считывание значени  ТМЗкс в пам ть ЭВМ 19.

Затем по адресным шинам ЭВМ 19 выдаетс  код, который обеспечивает переключение в блоке 3 управлени  триггера 21 в единичное состо ние, сигнал с выхода которого , поступа  на вход коммутатора 1, подключает на вход частотомера 4 моделирующую частоту F, котора  измер етс  им и выдаетс  в пам ть ЭВМ 19.

На основании полученного значени  Тмакс ЭВМ 19 вычисл ет значение A fi no формуле

1 iЯ F Тмакс

После чего вычисл етс  оптимальное значение тпч oni.i по формуле

f Л г Я Тмакс + Sin,Я F Тмакс COS П F Тмакс

Ч°ПТ Sin (JtF We ) +Л Т„акс COS ( Р Т„акс

По оптимальному значению тпч опт. ЭВМ 1Я выдает на гетеродин 31 код, обеспечивающий выдачу с него частоты, необходимой дл  установки требуемой тпч опт.ь

Процесс измерени  Тмакс вычислени  Af и тпч опт. и соответственно перестройка

0

5 0

5

0

5

0

5

0

частоты гетеродина 31 повтор ютс  до тех пор, пока не будет выполн тьс  условие:

f пч опт. I (1-1)- f пч опт.1 О

где fn ч опт.1 (ы)- вычисленное значение тпч опт. в предыдущем цикле измерений:

fn4 опт.1 - вычисленное значение тпч опт- в текущем цикле измерений;

д - заданный допуск разброса W выбираемый исход  из характеристик используемых генераторов.

При выполнении услови  неравенства за результат измерени  принимаетс  измеренное в последнем цикле значение Af .

Введение в измеритель смесител  30, кодоуправл емого гетеродина 31 и второго триггера 32 с новыми св з ми позволило дл  каждого измер емого значени  девиации частоты устанавливать оптимальную промежуточную частоту, при которой вклад погрешности дискретизации в погрешность измерени  девиации частоты минимален.

Claims (2)

1.Измеритель девиации частоты по авт. св. № 1465799, отличающийс  тем, что, с целью повышени  точности измерени , в него дополнительно введены смеситель и кодоуправл емый гетеродин, причем первый вход измерител  соединен с первым входом смесител  и четвертым входом первого коммутатора, п тый вход которого сое- динен с дев тым выходом блока управлени , второй вход смесител  подключен к выходу кодоуправг. емого гетеродина, кодовые управл ющие входы которого подключены к адресным выходам блока управлени , а выход смесител  соединен с входом формировател .

2.Измеритель по п.1, о т л и ч а ю щ и й- с   тем, что в блок управлени  дополнительно введен второй триггер, выход которого соединен с дев тым выходом блока управлени , при этом четвертый выход дешифратора соединен с первым входом второго триггера, второй вход которого подключен к первому выходу дешифратора, а адресные выходы блока управлени  соединены с адресными выходами вычислительного блока.