SU1695501A1 - Преобразователь отношени двух напр жений в код - Google Patents

Abstract

Изобретение относитс  к цифровой измерительной технике и может быть использовано в системах, в которых регулирующим параметром  вл етс  отношение разности сигналов к их сумме. Цель изобретени  - расширение области применени , путем преобразовани  отношени  дифференциальной составл ющей двух напр жений к их сумме. Устройство содержит первый и второй управл емые аттенюаторы 1 и 2, компаратор 3, блок выработки кода, выполненный на блоке 4 управлени , коммутаторе 5, тактовом генераторе 6 и коммутаторе 7. 1 з.п. ф-лы, 5 ил.

Description

ч

fe

а ю ел ел о

Фиг.1

Изобретение относитс  к цифровой измерительной технике и может быть использовано в системах автоматического регулировани , в которых регулирующим параметром  вл етс  отношение разности сигналов к их сумме.

Цель изобретени  - расширение области применени  путем преобразовани  отношени дифференциальной составл ющей двух напр жений к их сумме.

Функциональна  схема устройства представлена на фиг.1; на фиг,2 - схема блока управлени ; на фиг.З - функциональна  схема тактового генератора; на фиг.4 - временные диаграммы работы устройства; на фиг.5 - схема блока запуска (пример вы- полнени ),

Устройство (фиг.1) содержит первый и второй управл емые аттенюаторы 1 и 2, компаратор 3, блок выработки кода, выполненный на блоке 4 управлени , коммутато- ре 5, тактовом генераторе 6, коммутаторе 7.

Блок 4 управлени  (фиг,2) содержит регистр 8 сдвига, инвертор 9, триггеры 10, элементы И 11,12,13 и блок запуска 14.

Тактовый генератор 6 (фиг.З) содержит генератор 15 опорной части, делитель 16 частоты на 2 и линию задержки 17.

Блок запуска 14 представл ет собой формирователь одиночных импульсов и может содержать кнопку и RC-цепочку или быть выполнен по другой известной схеме ждущих генераторов импульсов (одновиб- раторов).

Работает устройство следующим образом .

Входными сигналами устройства  вл ютс  однопол рные посто нные напр жени , снимаемые, например, с потенциометрических датчиков либо сформированные из переменных напр жений путем их выпр млени  и фильтрации.

При подаче команды Измерение (команда подаетс  с блока запуска 14 на вход параллельной записи информации регистра 8 блока 4 управлени ) в первый разр д регистра 8 записываетс  логическа  единица , а в остальные разр ды - логические 0.

На фиг.4 изображена временна  циклограмма работы генератора 6, регистра 8, котора  определ ет последовательность операций. На фиг.4.а показано распределение импульсов с линии задержки 17 (выход 18) тактового генератора 6; на фиг.4,б-распределение импульсов с делител  частоты на 2 (выход 19) генератора 6; на фиг.4,в,г,д- напр жени  (логические 0 и 1) на выходах регистра 8, первом, втором и третьем (1-й выход соответствует 2-му разр ду регистра ).

По переднему фронту первого импульса с делител  частоты генератора 6 (фиг.4б) на первом выходе регистра 8 блока 4 управлени  устанавливаетс  логическа  1 (фиг.4,в), в регистре происходит сдвиг логической 1 с первого разр да во второй разр д, В зависимости от состо ни  компаратора 3, сигнал с которого поступает на первый вход И 11 и через инвертор 9 - на первый вход И 12, по первому импульсу с линии задержки (выход 12) генератора 6 (см. фиг,4) происходит установка триггеров 10 в начальное состо ние и соответственно на верхнем и нижнем (фиг. 1) выходах блока 4 управлени  аттенюаторами формируютс  пр мой (N1) и обратный (N2) коды, которые могут быть представлены как:

Ni am-am-i...a2 ai N01, (1)

N2 im am-1 ... 32 ai N02 (2) или

Ni am -am-1 ...3231 N01, N2 ... 3231 + N02,

где ai - состо ние i-го разр да (триггера) блока 4;

i I ...m , ai 1, ai 0;

m - старший разр д,

При наличии на входах управл емых аттенюаторов 1 и 2 посто нных однопол рных напр жений Vi и V2 на их выходах формируютс  сигналы

Ukl KViNi ,

Uk2 KV2N2, где К - коэффициент пропорциональности.

Напр жени  сравниваютс  компаратором 3 и на его выходе в зэвисимости от знака разности между Uki и Uk2 образуетс  единичный или нулевой уровень, воздействующий на элемент И 11 и через инвертор 9 на элемент И 12. С входа 18 сигнал (первый импульс) поступает либо на R-входы триггеров 10 и S-вход триггера 10 старшего разр да , либо на 5 входы триггеров 10 и на R-вход триггера 10 старшего разр да. Тем самым в зависимости от уровн  сигнала с компаратора 3, а значит, и от уровней входных сигналов И 1, И 2 триггеры 10 устанавливаютс  либо в одно состо ние, либо в другое (исходное состо ние), на их выходах образуютс  коды, причем значение кода N1 на верхнем выходе блока 4 (фиг.1) соответствует, например , при Uki Uk2 правой части выражени  (1), а кода N2 на нижнем выходе блока 4-пра- вой части выражени  (2). Во втором случае, например, при Uki Uk2 значение кода Ni на верхнем выходе блока 4 соответствует правой части выражени  (2), а кода N2 - значению на нижнем выходе блока 4.

При поступлении второго импульса (фиг.4а) с линии задержки генератора 6 состо ние триггеров (коды Nt.Na) подтверждаетс .

При поступлении второго импульса (фиг.4,6) с делител  частоты генератора 6 начинаетс  процесс поразр дного уравновешивани  напр жений Uki и Uk2, в результате которого напр жени  Uki и Uk2 становитс  равными (Uki Uk2).

По переднему фронту второго импульса (фиг.4,6) на втором выходе регистра 8 (фиг.4.г)устанавливаетс  логическа  1, котора  дает разрешение на прохождение третьего импульса (фиг.4,а) на счетный вход триггера 10. т-1 через элемент И 13. т-1.

Компаратор 3 подает на управл ющие входы К-триггера 10(т-1)-го разр да такие напр жени , что триггер сработает по импульсу (3-му импупьсу фиг,4.а) поступающему на его счетный вход С, При срабатывании триггера измен тс  коэффициенты передачи аттенюаторов 1 и 2, что приведет к изменению выходных напр жений Uki Uk2. Если напр жение на выходе компаратора 3 не помен етс , то второй импульс (четвертый импульс (фиг,4,а), поступающий на счетный вход триггера 10 (m-1)-ro разр да, подтвердит его состо ние. При изменении напр жени  на выходе компаратора 3 по второму импульсу, поступающему на счетный вход триггера 10 т-1, триггер 10. гл-1 установитс  в исходное состо ние.

По началу третьего импульса (фиг.4,6) на третьем выходе регистра 8 по витс  логическа  1, что дает разрешение на прохождение п того импульса (фиг.5,а) через элемент И 13 (т-2)-го разр да на счетный вход триггера IO.m-2. Триггер 1Q.m-2 начинает работать аналогично триггеру Ю.лп-1. Работа следующих триггеров (младших разр дов) аналогична работе триггеров 10.т-1 и Ют-2. По окончанию работы триггера 10 первого разр да напр жени  Uki и Uk2 на выходах аттенюаторов 1 и 2 станов тс  равными. Начальный код NI увеличитс , а начальный код N2 уменьшитс  при , что приведет к соответствующему изменению началь- ных выходных напр жений Uki и Uk2 аттенюаторов, привод щему к равенству Uki и Uk2

или Ui NYI U2 Nv21 где NYI и Nv2 - коды, установившиес  на верхнем и нижнем выходах блока 4 после уравновешивани  выходных напр жений аттенюаторов.

Описанный процесс аналогичен процессу , протекающему в аналого-цифровых преобразовател х поразр дного уравновешивани .

Как следует из выражений (1) и (2), коды, образующиес  на выходах 18 и 19 блока 4 управлени , взаимно инверсны, и их можно представить в виде

NҐ2

Ny, NV2

NYI

N01 + AN)

rtpuU,U,

N01 - uNj

M 01 - UN

VnputVUj N01 ANJ

где Мел vi N02 - начальное числовое значе- ние кодов, установленных по первому импульсу с генератора б после команды Измерение ;аМ - величина, на которую изменились начальные коды в процессе уравновешивани  (соответствует коду NYI без учета старшего т-разр да).

Из (1) следует, что

NOI N02 + 1, в св зи с чем можно прин ть

No UvNvi U2-Nv2

Ui(Noi + AN) U2 (N02 - A N) или Ui (No + AN) U2 (No - AN)

UiNo + Ui AN U2 No - U2 AN

UiAN + U2AN -UiNo + U2No,

25

U-Ui

Ui +U2

N

о /

0

5

0

0

5

Таким образом, на выходах блока управлени  4 формируетс  код (пр мой на одном выходе и обратный на другом) без учета старших разр дов, реализующий формулу AN.

Код, соответствующий значению AN, образовавшийс  на одном из выходов блока 4 без старшего разр да, поступает на коммутатор 5 или 7 с помощью старшего разр да подключаетс  к выходу устройства. Логическа  1 в старшем разр де включает соответствующий коммутатор.

Таким образом, устройство формирует код, пропорциональный отношению разности входных напр жений к их сумме, без использовани  решающего устройства. Бы- 5 стродействие формировани  кода AN определ етс  главным образом количеством разр дов блока 4 управлени , что в несколько раз выше быстродействи  ЭВМ, выполн ющей деление.

Claims (2)

1. Преобразователь отношени  двух напр жений в код, содержащий компаратор, блок выработки и первый и второй управл емые аттенюаторы, информационные входы которых  вл ютс  соответственно шинами первого и второго входных напр жений, а выходы соединены соответственно с первым и вторым входами компаратора, выход которого подключен ко входу блока выработки кода, первые и вторые выходы которого подключены к управл ющим входам первого и второго управл емых аттенюаторов соответственно, а третьи выходы  вл ютс  выходной шиной, отличающий- с   тем, что, с целью расширени  области применени  за счет преобразовани  отношени  дифференциальной составл ющей двух напр жений к их сумме, блок выработки кода выполнен на тактовом генераторе, блоке управлени  и первом и втором коммутаторах , выходы которых  вл ютс  третьими выходами блока, информационные входы соединены соответственно с первым и вторым разр дными, кроме старшего раз- р да, выходами блока управлени  и  вл ютс  совместно с первым и вторым выходами его старшего разр да первыми и вторыми выходами блока соответственно, а управл ющие входы первого и второго коммутато- ров соединены соответственно с выходами старшего разр да первого и второго разр дных выходов блока управлени , первый и второй входы которого соединены с первым и вторым выходами тактового генерато- ра, а третий вход  вл етс  входом блока.

2. Преобразователь по п. 1, от л и ч а п- щийс  тем, что блок управлени  выполнен на регистре сдвига, инверторе, m триггерах, (т-М) элементах И, блоке запуска, при этом

первым входом блока управлени   вл етс  тактовый вход регистра сдвига, вторым входом  вл ютс  первые входы т+1 элементов И, третьим входом  вл етс  вход инвертора, второй вход m-го элемента И и l-входы триггеров с первого по (т-1), а выход инвертора подключен к второму входу (гтн-1)-го элемента И и к К-входам триггеров с первого по (т-1)-й, третьи входы М-го и (m+1)-ro элементов И подключены к первому выходу регистра сдвига, выход m-го элемента И соединен с R-входами триггеров с первого по (т-1)-й и S-входом m-го триггера, а выход (m+1)-ro элемента И подключен к S-входам триггеров с первого по (т-1)-й и R-входу т-го триггера, вторые входы элемента И с первого по (т-1)-й подключены к соответствующим вторым входам регистра сдвига, а выходы элементов И с первого по (т-1)-й соединены соответственно с С-входами триггеров с первого по (т-1)-й, выход блока запуска подключен к входу записи регистра сдвига, пр мые выходы триггеров с первого по m-й  вл ютс  соответственно первыми разр дными выходами блока, а инверсные выходы - вторыми разр дными выходами блока, причем пр мой и инверсный выходы m-го триггера  вл ютс  соответственно выходами старшего разр да первых и вторых разр дных выходов блока.

/#/

Фиг.З

+u

Выл.