SU1695382A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, к запоминающим устройствам и может быть использовано в микропроцессорной технике Цель изобретени  - повышение быстродействи  устройства. К нихропроцкеору Запоминающее устройство содержит системную шину 1, блоки 2 пам ти, дешифраторы 3 и 4, регистры 5,. ключевой, элемент 6, дешифратор 7, блок 8 управлени  локальной шиной, элемент ИЛИ 9, локальную шину 10 контроллера пр мого доступа к пам ти, вход 11 синхронизации выход 12 Готовность , вход 13 Запрос захвата, выход 14 Подтверждение захвата В устройстве возможна одновременна  работа одного или нескольких каналов пр мого доступа к пам ти и микропроцессора Это стало возможным благодар  тому, что сигналы Запрос захвата от каналов пр мого доступа подаютс  не на вход микропроцессора, а на соответствующий вход блока управлени , который вместо микропроцессора вырабатывает сигнал Подтверждение захвата 3 ил СП С о ю 01 со 00 го Kt ну о, t. Фиг I

Description

Изобретение относитс  к вычислительой технике, а именно к запоминающим устройствам и может найти применение в микропроцессорной технике.

Цель изобретени  - повышение быстро- 5 действи  устройства.

На фиг.1 приведена структурна  схема запоминающего устройства; на фиг.2 - схема блока управлени ; на фиг.З - временна  диаграмма работы устройства.10

На фиг.1 обозначены: 1 - системна  шина, включающа  информационные входы-выходы , адресные входы, вход записи- считывани ; 2 - блоки пам ти; 3 - первый дешифратор; 4 - втрой дешифратор (со 15 стробированием); 5 - регистры строк; 6 - ключевой элемент; 7 -дешифратор строки информационного накопител  (с трехста- бильным выходом); 8 - блок управлени  локальной шиной; 9 - элемент ИЛИ; 10 - 20 локальна  шина контроллера пр мого до-ступа к пам ти (ПДП) (в нее вход т линии, аналогичные лини м системной шины); 11- вход синхронизации устройства; 12 - выход Готовность устройства; 13 - вход Запрос 25 захвата i-ro канала ПДП; 14-выход Подтверждение захвата i-ro канала ПДП; 15-элемент НЕ; 16 и 17-элементы И; 18и 19-триггеры, 20 - элемент ИЛИ; 21 - элемент И.

Блоки пам ти образуют матричный на- 30 копитель, имеющий 2м строк (М - число старших адресных разр дов системной шины , заведенных на первый дешифратор 3), Часть мат ричного накопител  (К строк) занимает базовый (системный) накопитель, кото- 35 рый предназначен дл  хранени  системых программ, подпрограмм общего пользовани , таблиц, рабочих зон и т.п.

Друга  часть матричного накопител  (2М-К строк) представл ет собой информа- 40 ционный накопитель, предназначенный дл  хранени  информации, загрузка и выгрузка которой после обработки производитс  в режиме пр мого доступа к пам ти.

Кажда  строка базового накопител  мо- 45 жет иметь произвольное число блоков 2 пам ти , а кажда  строка информационного накопител  - не больше 2 блоков 2 пам ти.

Запоминающее устройство работает следующим образом.50

Поскольку обьем пам ти матричного накопител  во много раз превышает обьем пр моадресуемой пам ти микропроцессора , равный 2N слов (N - разр дность адресной шины микропроцессора), дл  работы 55 необходимо сформировать рабочую страницу пам ти, равную по объему пр моадресуемой пам ти и содержащую 2м блоков, пам ти. Страница организуетс  таким образом , что от каждой строки накопител  беретс  только один блок пам ти (тот, который нужен на данном этапе вычислений). Формирование рабочей страницы осуществл етс  программным способом с помощью дешифратора 4 и регистров 5. Эти. регистры  вл ютс  программнодоступными, так как их информационные входы св заны с ин-. формационными разр дами системой шины 1, а посредством второго дешифратора 4 их входы записи св заны с адресными разр дами системой шины 1. Каждый из регистров 5 имеет свой адрес, поэтому с помощью двух команд процессора в эти регистры может быть записан соответствующий унитарный код (содержащий только одну единицу, все остальные разр ды - нули) номера нужного блока пам ти. В микропроцессоре К580ВМ80 дл  записи кода в один регистр необходимы две команды: MV A, NOM; STAADRRi,

где NOM - номер нужного блока 2 пам ти (в унитарном коде);

ADRRi - адрес 1-го регистра.

После записи кода в регистр только на одном из его выходов будет присутствовать разрешающий потенциал. Аналогичным образом записываютс  соответствующие коды в регистры 5 всех строк матричного накопител . Процедура формировани  рабочей страницы пам ти дл  микропроцессора не требует много времени, так как включение в рабочую страницу одного блока пам ти производитс  за врем  около 10 мкс.

После программировани  рабочей страницы начинаетс  работа микропроцессора по программе обработки. Процессору доступен любой блок пам ти, вход щий в сформированную рабочую страницу пам ти .

Микропроцессор выставл ет адрес на адресные разр ды системной шины 1. Дешифратор 3, использу  М старших разр дов адреса, формирует сигнал дешифрации на одном из своих выходов, Если сигнал дешифрации с дешифратора 3 поступает на одну из строк базового накопител , т.е. на первые входы выборки блоков 2 пам ти, то в этой строке будет выбран только один блок 2 пам ти, а именно тот, который включен в рабочую страницу (т.е. тот, на второй вход выборки которого заведен разрешающий сигнал с выхода регистра 5). Микропроцессор в этом случае прочитает или запишет нужную информацию в выбранный блок 2 пам ти, подав соответственно сигнал чтени  или записи на соответствующий разр д системной шины 1.

Если сигнал дешифрации с дешифратора 3 поступает на одну из строк информационного накопител , то он попадает на первый вход первого элемента И 16 блоха 8 управлени  (фиг.2). Если на второй вход пер- вого элемента И 16 поступает низкий потенциал с пр мого выхода триггера 19 (т.е. в данный момент времени данна  строка информационного накопител  не работает со своим каналом пр мого доступа), то на вы- ходе первого элемента И 16 имеетс  низкий потенциал (фиг.З.д, момент времени ts). В момент времени te по положительному фронту инверсного сигнала синхронизации (фиг.З.е) на пр мом выходе первого триггера 18 формируетс  сигнал низкого уровн  (фиг.3,е интервал времени te-tp), который поступает на входы выборки ключевого элемента б и регистра 5 и открывает их. Одновременно с инверсного выхода триггера 18 сигнал высокого уровн  через элемент ИЛИ 20 (фиг.З.ж, интервал времени te-tg) поступает на первые входы выборки блоков 2 пам ти. При этом через ключевой элемент 6 локальна  шина данной строки информаци- онного накопител  подключаетс  к системной шине 1, выходы регистра 5 переход т из высокоимпедансного в открытое состо ние (выходы дешифратора 7 при этом наход тс  в высокоимпедансном состо - нии), один из выходов имеет разрешающий потенциал, в результате чего соответствующий блок 2 пам ти данной строки выбираетс . Микропроцессор может обращатьс  к этому блоку пам ти с целью записи или чтени  информации, выставл   соответственно сигнал записи или чтени  на соответствующий разр д системной шины 1. В момент времени te микропроцессор снимает установленный адрес с адресных разр дов (или устанавливает другой), дешифратор 3 снимает сигнал дешифрации и цикл обращени  микропроцессора к данной строке заканчиваетс .

Канал пр мого доступа к пам ти со свободной строкой информационного накопител  (т.е. со строкой, к которой в данный момент времени не обращаетс  микропроцессор ) работает следующим образом.

i-й контроллер пр мого доступа к пам ти выставл ет сигнал высокого уровн  Запрос захвата на вход 13 1-й строки информационного накопител  (фиг.З, в, мо- мент времени ti). Этот сигнал поступает не на микропроцессор, а на вход второго элемента И 17 блока 8 управлени . В это врем  на другом входе элемента И 17 присутствует высокий потенциал с пр мого выхода триггера 18, поэтому на D-вход триггера 19 поступает сигнал высокого уровн . В момент времени t2 по положительному фронту пр мого сигнала синхронизации (фиг.З, о) на пр мом выходе триггера 19 сформируетс  высокий потенциал (фиг.З, г, интервал времени tz-fcs), такой же длительности сигнал высокого уровн  формируетс  и на выходе элемента ИЛИ 20. Сигнал с пр мого выхода триггера 19 в виде сигнала Подтверждение захвата поступает через выход 14 на соответствующий вход контроллера ПДП и разрешает его работу. При этом инверсный сигнал от сигнала Подтверждение захвата (с инверсного выхода триггера 19) поступает на вход выборки дешифратора 7 и открывает его выходы. Выходы регистра 5 в данный интервал времени наход тс  в высокоимпедансном состо нии. Контроллер ПДП на адресные разр ды локальной шины 10 выставл ет адрес, М старших разр дов которого заведены на дешифратор 7. Результатом дешифрации будет разрешающий сигнал на одном из выходов дешифратора 7, вследствие чего один блок 2 пам ти данной строки (на второй вход выборки которого поступает разрешающий сигнал дешифратора 7) будет выбран, так как на первые входы выборки блоков 2 пам ти поступает разрешающий сигнал с выхода элемента ИЛИ 20 блока 8 управлени  (фиг.2). Контроллер ПДП таким образом может вести обмен информацией с любым блоком пам ти своей строки информационного накопител , мен   коды на адресных разр дах локальной шины 10. Адресаци  блоков 2 пам ти в строке дл  контроллера ПДП горизонтальна, а именно первый (левый) блок имеет начальные адреса (начина  с нул ), а последний (крайний правый) - последние адреса адресного пространства, в то врем  как дл  микропроцессора каждый блок 2 пам ти строки занимает одно и то же адресное пространство (адресаци  строк дл  микропроцессора вертикальна ).

Канал пр мого доступа с зан той строкой информационного накопител  работает следующим образом.

Если с данной строкой информационного накопител  микропроцессор, а в это врем  контроллер ПДП еыставл етсиг- нал Запрос захвата (фиг.З,в, момент времени t), то этот сигнал поступит на вход элемента И 17. Так как в данный момент времени на пр мом выходе триггера 18 присутствует низкий потенциал, на входах элемента И 17 совпадени  высоких потенциалов не произойдет, на его выходе будет низкий потенциал и триггер 19 останетс  в нулевом состо нии. По окончании работы

икропроцессора с данной строкой инфорационного накопител  дешифратор 3 сниет сигнал низкого уровн  (фиг.З.д, момент e), через небольшую задержку (фиг.З.е, tg), а пр мом выходе триггера 18 установитс  ысокий потенциал, который поступит на ход элемента И 17. На D-вход триггера 19 оступит высокий потенциал и в момент ремени tio на его пр мом выходе и на вы- ходе элемента ИЛИ 20 по витс  высокий 10 потенциал, т.е. сигнал Подтверждение захвата (фиг.3,г,ж). Канал ПДП произведет Пересылку информации и в момент времени tn снимет сигнал Запрос захвата. В момент времени На триггер 19 переключитс  и 15 на его пр мом выходе установитс  сигнал низкого уровн .

Микропроцессор с зан той строкой информационного накопител  работает следу- 20 Ющим образом.

Если с данной строкой информационного накопител  работает контроллер ПДП и приходит запрос от микропроцессора (фиг,3, д, времени tis), то этот сигнал посту- 25 пает на вход элемента И 16 и на вход эле- мента И 21. Так как на пр мом выходе триггера 19 присутствует высокий потенциал , то элемент И 16 будет закрыт, на пр мом выходе триггера 18-высокий потенциал. На 30 входах элемента И 21 присутствуют два сигнала низких уровней, значит, и на его выходе будет сигнал низкого уровн . Этот сигнал через многовходовый элемент ИЛИ 9 и выход 12 устройства поступит на вход Готов- 35 Ность микропроцессора, в результате чего микропроцессор остановитс , т.е. перейдет в режим бжидани  и будет находитьс  в этом состо нии до момента времени ti, т.е. пока канал ПДП не закончит работу (фиг.З, 40 3). В момент времени tie контроллер ПДП Снимет сигнал Запрос захвата, в момент времени tn переключитс  в нулевое состо ние триггер 19, высокий потенциал с его инверсного выхода закроет элемент И 21, а 45 низким потенциалом пр мого выхода триггера 19 откроетс  элемент И 16. В момент времени tis переключитс  триггер 18 и далее работа микропроцессора будет происходить так, как было описано выше, т.е. 50 микропроцессор будет работать с данной строкой информационного накопител  на интервале времени tie-tig.

Таким образом, канал ПДП и микропро- 55 цессор могут работать в одно и то же врем , но с разными строками накопителей (в отличие от прототипа, в котором по сигналу Запрос захвата от канала ПДП микропроцессор .отключаетс , т.е. переводит

свои шины данных и адреса в высокоимпен- дансное состо ние, а сам переходит в режим ожидани ). В предлагаемом устройстве конфликтные ситуации возникают только в том случае, если к одной и той же строке информационного накопител  одновременно обращаютс  микропроцессор и соответствующий контроллер ПДП. В этом случае один из них захватывает инициативу (так как триггеры 18 и 19 тактируютс  противофазными сери ми импульсов), а другой из них ожидает конца работы первого, после чего сам работает с данной страницей пам ти .

Ф о р м у л а и з о б р е т е н и   Запоминающее устройство, содержащее блоки пам ти, объединенные в матрицу основного и дополнительного накопителей, первый и второй дешифраторы, регистры строк, ключевые элементы, соответствующие информационные входы-выходы блоков пам ти основного накопител  объединены и соединены с информационными входами регистров строк и  вл ютс  информационными входами-выходами первой группы устройства, соответствующие адресные входы блоков пам ти основного накопител  объединены и  вл ютс  адресными входами второй группы устройства, входы записи-считывани  блоков пам ти основного накопител  объединены и  вл ютс  первым входом записи-считывани  устройства , соответствующие информационные входы-выходы блоков пам ти дополнительного накопител  объединены, соединены с входами регистра строк и  вл ютс  информационными входами-выходами второй группы устройства, соответствующие адресные входы блоков пам ти дополнительного накопител  объединены и  вл ютс  адресными входами третьей группы устройства, входы записи-считывани  блоков пам ти дополнительного накопител  объединены и  вл ютс  вторым входом записи-считывани  устройства, входы первого дешифратора  вл ютс  адресными входами первой группы устройства, входы второго дешифратора соединены с адресными входами второй группы устройства, управл ющий вход второго дешифратора соединен с первым входом записи-считывани  устройства, первые входы выборки блоков пам ти каждой строки основного накопител  объединены и соединены с соответствующими выходами первого дешифратора, выходы второго дешифратора соединены с входами синхронизации соответствующих регистров строк основного и дополнительного блоков пам ти , выходы регистров соединены с вторыми

входами выборки соответствующих блоков пам ти основного и дополнительного накопителей , отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены элемент ИЛИ, а в 5 каждую строку дополнительного накопител -дешифратор строки, блок управлени , ключевой элемент, первые информационные входы-выходы ключевого элемента соединены с

хвата соответствующего канала пр мого доступа к пам ти устройства, вход синхронизации блока управлени   вл етс  одноименным входом устройства, первый выход блока управлени  соединен с входами задани  режима ключевого элемента и регистра строк, второй выход блока управлени  соединен с первыми входами выборки блоков пам ти дополнительного

информационными входами-выходами вто- 10 накопител , третий выход блока управле- рой группы устройства, адресными входа- ни   вл етс  выходом Подтверждение захвата соотвеютвующего канала пр мого доступа к пам ти, четвертый выход блока

управлени  соединен с управл ющим вхоми третьей группы устройства, вторым

входом записи-считьГвани  устройства,

вторые информационные входы-выходы

ключевого элемента соединены с ин- 15 дом дешифратора строк, входы дешифратоформационными входами-выходами ра строк соединены с адресными входами

первой группы устройства, адресными

входами второй группы устройства, первым входом записи-считывани  устройтретьей группы устройства, выходы дешифратора строк - с соответствующими выходами регистра строк дополнительного блока ства, вход задани  режима блока 20 пам ти, п тый выход блока управлени  сое- управлени  соединен с соответствующим динен с одним из входов эт мента ИЛИ, выходом первого дешифратора, вход Запрос захвата  вл етс  входом Запрос

выход которого  вл етс  выходом Готовность устройства.

хвата соответствующего канала пр мого доступа к пам ти устройства, вход синхронизации блока управлени   вл етс  одноименным входом устройства, первый выход блока управлени  соединен с входами задани  режима ключевого элемента и регистра строк, второй выход блока управлени  соединен с первыми входами выборки блоков пам ти дополнительного

управлени  соединен с управл ющим вхотретьей группы устройства, выходы дешифратора строк - с соответствующими выходами регистра строк дополнительного блока 20 пам ти, п тый выход блока управлени  сое- динен с одним из входов эт мента ИЛИ,

К1

выход которого  вл етс  выходом Готовность устройства.

: #7 л

л 

фиг.1

ff.-Tl-pJl JT

5 u jrir{jr jrijr

ИI | I I | I

Claims (1)

1. Формула изобретения

   Запоминающее устройство, содержащее блоки памяти, объединенные в матрицу основного и дополнительного накопителей, 20 первый и второй дешифраторы, регистры строк, ключевые элементы, соответствующие информационные входы-выходы блоков памяти основного накопителя объединены и соединены с информацион25 ными входами регистров строк и являются информационными входами-выходами первой группы устройства, соответствующие адресные входы блоков памяти основного накопителя объединены и являются адрес30 ными входами второй группы устройства, входы записи-считывания блоков памяти основного накопителя объединены и являются первым входом записи-считывания устройства, соответствующие информационные 35 входы-выходы блоков памяти дополнительного накопителя объединены, соединены с входами регистра строк и являются информационными входами-выходами второй группы устройства, соответствующие адрес40 ные входы блоков памяти дополнительного накопителя объединены и являются адресными входами третьей группы устройства, входы записи-считывания блоков памяти дополнительного накопителя объединены и 45 являются вторым входом записи-считывания устройства, входы первого дешифратора являются адресными' входами первой группы устройства, входы второго дешифратора соединены с адресными входами вто50 рой группы устройства, управляющий вход второго дешифратора соединен с первым входом записи-считывания устройства, первые входы выборки блоков памяти каждой строки основного накопителя объединены и 55 соединены с соответствующими выходами первого дешифратора, выходы второго дешифратора соединены с входами синхрони-. зации соответствующих регистров строк основного и дополнительного блоков памяти, выходы регистров соединены с вторыми g

   входами выборки соответствующих блоков памяти основного и дополнительного накопителей, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены элемент ИЛИ, а в каждую строку дополнительного накопителя-дешифратор строки, блокуправления, ключевой элемент, первые информационные входы-выходы ключевого элемента соединены с информационными входами-выходами второй группы устройства, адресными входами третьей группы устройства, вторым входом записи-считывания устройства, вторые информационные входы-выходы ключевого элемента соединены с информационными входами-выходами первой группы устройства, адресными входами второй группы устройства, первым входом записи-считывания устройства, вход задания режима блока управления соединен с соответствующим выходом первого дешифратора, вход За10 хвата соответствующего канала прямого · доступа к памяти устройства, вход синхронизации блока управления является одноименным входом устройства, первый выход блока управления соединен с входами задания режима ключевого элемента и регистра строк, второй выход блока управления соединен с первыми входами выборки блоков памяти дополнительного накопителя, третий выход блока управления является выходом Подтверждение захвата соответствующего канала прямого доступа к памяти, четвертый выход блока управления соединен с управляющим входом дешифратора строк, входы дешифратора строк соединены с адресными входами третьей группы устройства, выходы дешифратора строк - с соответствующими выходами регистра строк дополнительного блока памяти, пятый выход блока управления соединен с одним из входов эпемента ИЛИ, выход которого является выходом Готов-