SU1672463A1 - Adaptive data processing system - Google Patents
Adaptive data processing system Download PDFInfo
- Publication number
- SU1672463A1 SU1672463A1 SU894698244A SU4698244A SU1672463A1 SU 1672463 A1 SU1672463 A1 SU 1672463A1 SU 894698244 A SU894698244 A SU 894698244A SU 4698244 A SU4698244 A SU 4698244A SU 1672463 A1 SU1672463 A1 SU 1672463A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- address
- group
- data
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управлени на основе мультипроцессорных вычислительных систем. Целью изобретени вл етс повышение надежности функционировани системы за счет автоматического перераспределени за вок между блоками обработки. Система содержит блок 1 пам ти, счетчик 2 адреса, N блоков 3 обработки, N блоков 4 выбора каналов, каждый из которых содержит селектор 5 каналов, первый и второй узлы 6, 7 приемопередатчиков, регистр 8 адреса, регистр 9 данных, мультиплексор 10, триггер 11, генератор 12 одиночного импульса, элемент И 13, группу элементов 14 И, группу элементов 15 И - НЕ. Система имеет информационный вход 16, вход 17 начального адреса, вход 18 счета за вок, вход 19 записи за вок, N информационных вход/выходов 20 системы, вход/выход 21 адреса, вход/выход 22 данных, вход/выход 23 разрешени , вход/выход 24 неисправности, вход/выход 25 маркера, вход/выход 26 запроса, N входов 27 режима. 1 ил.The invention relates to computing and can be used in measuring and computing complexes and automated control systems based on multiprocessor computing systems. The aim of the invention is to increase the reliability of the functioning of the system by automatically redistributing the bills between processing units. The system contains a block of 1 memory, a counter 2 addresses, N processing blocks 3, N blocks 4 channel selection, each of which contains a selector 5 channels, the first and second nodes 6, 7 transceivers, the address register 8, the data register 9, multiplexer 10, trigger 11, generator 12 of a single pulse, the element And 13, a group of elements 14 And, a group of elements 15 And - NOT. The system has information input 16, input 17 of the start address, input 18 of the account for the wok, input 19 of the record for the wok, N information input / outputs 20 of the system, input / output 21 of the address, input / output 22 of the data, input / output 23 of the resolution, input / fault output 24, marker input / output 25, query input / output 26, N mode inputs 27. 1 il.
Description
элементов И-НЕ, причем выход разреше- jg ду 1-го элемента И-НЕ группы, выходelements and NOT, and the output is allowed-jg dy of the 1st element of the N-group, the output
которого подключен к входу/выходу не исправности системы, к входу запуска генератора одиночного импульса и вхо ду установки в 1 триггера, пр мойwhich is connected to the input / output of the system malfunction, to the start input of the generator of a single pulse and the input of the installation in 1 trigger, direct
ни блока пам ти подключен к синхро- входам регистра адреса и регистра данных и к первому входу разрешени мультиплексора, выходы адреса и данных блока пам ти подключены к информационным входам соответственно регистра адреса и регистра данных и соответственно к первому и второму информационным входам первой группы мультиплексора, выходы регистров адреса и данных подключены соответственно к первому и второму информационным входам второй группы мультиплексора , первый, второй и третий выходы которого подключены соответственно к входам/выходам разрешени , адреса и данных системы, выход неисправное ти к аждого 1-го блока пбр-г- боткк (i - 1,N) подключен, к первому входу i-ro элемента И-НЕ группы и кneither the memory unit is connected to the synchronous inputs of the address register and the data register and to the first multiplexer enable input, the output addresses and data of the memory block are connected to the information inputs of the address register and the data register, respectively, and to the first and second information inputs of the first group of the multiplexer, the outputs of the address and data registers are connected respectively to the first and second information inputs of the second multiplexer group, the first, second and third outputs of which are connected respectively to resolution gates / outputs, addresses and system data, a malfunctioning output to each pbr-gbotk block 1 (i - 1, N) is connected, to the first input of the i-ro element of the IS-NOT group and to
ду 1-го элемента И-НЕ группы, выходdo the 1st element AND the NOT group, exit
которого подключен к входу/выходу неисправности системы, к входу запуска генератора одиночного импульса и входу установки в 1 триггера, пр мойwhich is connected to the input / output of the system malfunction, to the start input of the generator of a single pulse and the installation input to 1 trigger, direct
выход которого подключен к входу/выходу маркера системы, к управл ющему входу мультиплексора, входам маркера селекторов каналов всех блоков выбора каналов и инверсному входу элемента И, пр мой выход которого подключен к входу/выходу запроса системы и выходам запроса всех блоков обработки , выход элемента И подключен к входу запроса блока пам ти, выход генератора одиночного импульса подключен к входу становки в О триггера и второму ходу разрешени мультиплексора , вход режима i-rc блока обработки вл етс i-м входом режима системы,,the output of which is connected to the input / output of the system marker, to the control input of the multiplexer, the input of the channel selector marker of all channel selection blocks and the inverse input of the element I, the direct output of which is connected to the input / output of the system request and the output of the request of all processing units, the output of the element And is connected to the request input of the memory unit, the generator output of a single pulse is connected to the input of the installation at the O flip-flop and the second multiplexer enable move, the input of the i-rc mode of the processing unit is the i-th input of the system mode,
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894698244A SU1672463A1 (en) | 1989-05-31 | 1989-05-31 | Adaptive data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894698244A SU1672463A1 (en) | 1989-05-31 | 1989-05-31 | Adaptive data processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1672463A1 true SU1672463A1 (en) | 1991-08-23 |
Family
ID=21450853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894698244A SU1672463A1 (en) | 1989-05-31 | 1989-05-31 | Adaptive data processing system |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1672463A1 (en) |
-
1989
- 1989-05-31 SU SU894698244A patent/SU1672463A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 926662, кл„ G 06 F 15/16, 1982„ Авторское свидетельство СССР № 1241250, кл. G 06 F 15/16.; 1986, Авторское свидетельство СССР № 1451713, кло G 06 F 15/16, 1989 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1218162A (en) | Multilevel controller for a cache memory interface in a multiprocessing system | |
EP0223570B1 (en) | Vector access control system | |
SU1672463A1 (en) | Adaptive data processing system | |
US4803653A (en) | Memory control system | |
KR940004461A (en) | Data transmission device and multiprocessor system | |
RU2054710C1 (en) | Multiprocessor control system | |
SU1128254A1 (en) | Priority device | |
SU1624449A1 (en) | Device for connecting data sources to a common bus | |
SU1283768A1 (en) | Device for servicing interrogations | |
SU1599865A1 (en) | Interface of processor group with peripheral group | |
USRE34282E (en) | Memory control system | |
SU1675886A1 (en) | Multichannel priority service device | |
SU1427368A1 (en) | Multichannel device for routing tasks to processors | |
SU1070535A1 (en) | Two-channel device for interface | |
SU1702381A1 (en) | Intercomputer data exchange device | |
SU964620A1 (en) | Multiplexer channel | |
SU1280645A1 (en) | Interphase for linking multiblock memory with processor and input-output equipment | |
SU1709315A1 (en) | Service request controller | |
SU1534459A1 (en) | Device for servicing requirements with priorities | |
SU1177820A1 (en) | Interface for linking processor with group of memory blocks | |
SU1633415A1 (en) | Device for controlling query servicing | |
WO1996029656A1 (en) | Interprocessor communications system | |
SU857890A1 (en) | Multi-channel device for integrated circuit functional testing | |
SU1156083A1 (en) | Interface | |
SU1566360A1 (en) | Device for interfacing two truncks |