SU1672463A1 - Adaptive data processing system - Google Patents

Adaptive data processing system Download PDF

Info

Publication number
SU1672463A1
SU1672463A1 SU894698244A SU4698244A SU1672463A1 SU 1672463 A1 SU1672463 A1 SU 1672463A1 SU 894698244 A SU894698244 A SU 894698244A SU 4698244 A SU4698244 A SU 4698244A SU 1672463 A1 SU1672463 A1 SU 1672463A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
address
group
data
Prior art date
Application number
SU894698244A
Other languages
Russian (ru)
Inventor
Виктор Александрович Курчидис
Михаил Леонидович Королев
Original Assignee
Ярославский государственный университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ярославский государственный университет filed Critical Ярославский государственный университет
Priority to SU894698244A priority Critical patent/SU1672463A1/en
Application granted granted Critical
Publication of SU1672463A1 publication Critical patent/SU1672463A1/en

Links

Landscapes

  • Hardware Redundancy (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управлени  на основе мультипроцессорных вычислительных систем. Целью изобретени   вл етс  повышение надежности функционировани  системы за счет автоматического перераспределени  за вок между блоками обработки. Система содержит блок 1 пам ти, счетчик 2 адреса, N блоков 3 обработки, N блоков 4 выбора каналов, каждый из которых содержит селектор 5 каналов, первый и второй узлы 6, 7 приемопередатчиков, регистр 8 адреса, регистр 9 данных, мультиплексор 10, триггер 11, генератор 12 одиночного импульса, элемент И 13, группу элементов 14 И, группу элементов 15 И - НЕ. Система имеет информационный вход 16, вход 17 начального адреса, вход 18 счета за вок, вход 19 записи за вок, N информационных вход/выходов 20 системы, вход/выход 21 адреса, вход/выход 22 данных, вход/выход 23 разрешени , вход/выход 24 неисправности, вход/выход 25 маркера, вход/выход 26 запроса, N входов 27 режима. 1 ил.The invention relates to computing and can be used in measuring and computing complexes and automated control systems based on multiprocessor computing systems. The aim of the invention is to increase the reliability of the functioning of the system by automatically redistributing the bills between processing units. The system contains a block of 1 memory, a counter 2 addresses, N processing blocks 3, N blocks 4 channel selection, each of which contains a selector 5 channels, the first and second nodes 6, 7 transceivers, the address register 8, the data register 9, multiplexer 10, trigger 11, generator 12 of a single pulse, the element And 13, a group of elements 14 And, a group of elements 15 And - NOT. The system has information input 16, input 17 of the start address, input 18 of the account for the wok, input 19 of the record for the wok, N information input / outputs 20 of the system, input / output 21 of the address, input / output 22 of the data, input / output 23 of the resolution, input / fault output 24, marker input / output 25, query input / output 26, N mode inputs 27. 1 il.

Description

элементов И-НЕ, причем выход разреше- jg ду 1-го элемента И-НЕ группы, выходelements and NOT, and the output is allowed-jg dy of the 1st element of the N-group, the output

которого подключен к входу/выходу не исправности системы, к входу запуска генератора одиночного импульса и вхо ду установки в 1 триггера, пр мойwhich is connected to the input / output of the system malfunction, to the start input of the generator of a single pulse and the input of the installation in 1 trigger, direct

ни  блока пам ти подключен к синхро- входам регистра адреса и регистра данных и к первому входу разрешени  мультиплексора, выходы адреса и данных блока пам ти подключены к информационным входам соответственно регистра адреса и регистра данных и соответственно к первому и второму информационным входам первой группы мультиплексора, выходы регистров адреса и данных подключены соответственно к первому и второму информационным входам второй группы мультиплексора , первый, второй и третий выходы которого подключены соответственно к входам/выходам разрешени , адреса и данных системы, выход неисправное ти к аждого 1-го блока пбр-г- боткк (i - 1,N) подключен, к первому входу i-ro элемента И-НЕ группы и кneither the memory unit is connected to the synchronous inputs of the address register and the data register and to the first multiplexer enable input, the output addresses and data of the memory block are connected to the information inputs of the address register and the data register, respectively, and to the first and second information inputs of the first group of the multiplexer, the outputs of the address and data registers are connected respectively to the first and second information inputs of the second multiplexer group, the first, second and third outputs of which are connected respectively to resolution gates / outputs, addresses and system data, a malfunctioning output to each pbr-gbotk block 1 (i - 1, N) is connected, to the first input of the i-ro element of the IS-NOT group and to

ду 1-го элемента И-НЕ группы, выходdo the 1st element AND the NOT group, exit

которого подключен к входу/выходу неисправности системы, к входу запуска генератора одиночного импульса и входу установки в 1 триггера, пр мойwhich is connected to the input / output of the system malfunction, to the start input of the generator of a single pulse and the installation input to 1 trigger, direct

выход которого подключен к входу/выходу маркера системы, к управл ющему входу мультиплексора, входам маркера селекторов каналов всех блоков выбора каналов и инверсному входу элемента И, пр мой выход которого подключен к входу/выходу запроса системы и выходам запроса всех блоков обработки , выход элемента И подключен к входу запроса блока пам ти, выход генератора одиночного импульса подключен к входу становки в О триггера и второму  ходу разрешени  мультиплексора , вход режима i-rc блока обработки  вл етс  i-м входом режима системы,,the output of which is connected to the input / output of the system marker, to the control input of the multiplexer, the input of the channel selector marker of all channel selection blocks and the inverse input of the element I, the direct output of which is connected to the input / output of the system request and the output of the request of all processing units, the output of the element And is connected to the request input of the memory unit, the generator output of a single pulse is connected to the input of the installation at the O flip-flop and the second multiplexer enable move, the input of the i-rc mode of the processing unit is the i-th input of the system mode,

Claims (1)

Формула изобретенияClaim 30 Адаптивная система обработки данных, содержащая блок памяти, счетчик адреса, N блоков обработки, N блоков выбора каналов, каждый из которых содержит селектор каналов и два узла 3$ приемопередатчиков, причем вход данных блока памяти является информационным входом системы, вход адреса блока памяти подключен к выходу счетчика адреса, информационный и счетный вхо40 ды которого являются соответственно входом начального адреса и входом счета заявок системы,вход записи блока памяти является входом записи заявок системы, информационный вход/ 45 выход ί-го (i = 1,N> блока обработки является i-м информационным входом/ выходом системы, информационные входы первого и второго узлов приемопередатчиков каждого блока выбора каналов 50 подключены соответственно к входам/ выходам данных и адреса системы, информационный вход и синхровход селектора каналов каждого блока выбора каналов подключены соответственно к входу/выходу адреса и входу/выходу разрешения системы, выход селектора каналов ΐτο блока выбора каналов подключен к входу разрешения i-ro блока обработки, отличающая730 Adaptive data processing system comprising a memory block, an address counter, N processing blocks, N channel selection blocks, each of which contains a channel selector and two $ 3 transceiver nodes, the data block of the memory being an information input of the system, the address of the memory block is connected to the output of the address counter, the information and counting inputs of which are respectively the input of the starting address and the input of the account of the claims of the system, the input of the memory block record is the input of the recording of claims of the system, the information input is 45 the ί-th output (i = 1, N> of the processing unit is the ith information input / output of the system, the information inputs of the first and second transceiver nodes of each channel selection block 50 are connected respectively to the data input / output and system addresses, the information input and the sync input the channel selector of each channel selection unit is connected respectively to the address input / output and the system resolution input / output, the channel selector output ΐτο of the channel selection unit is connected to the i-ro resolution input of the processing unit, distinguishing 7 16/2463 6 с я тем, что, с целью повышения надежности функционирования системы за счет автоматического перераспределения заявок между блоками обработки, система содержит регистр адреса, регистр данных, мультиплексор, триггер, генератор одиночного импульса, элемент И, группу элементов И и группу элементов И-НЕ, причем выход разреше- ,θ ния блока памяти подключен к синхровходам регистра адреса и регистра данных и к первому входу разрешения мультиплексора, выходы адреса и данных блока памяти подключены к информационным входам соответственно реi гистра адреса и регистра данных и соответственно к первому и второму информационным входам первой группы мультиплексора, выходы регистров ад- 2о реса и данных подключены соответственно к первому и второму7 информационным входам второй группы мультиплексора, первый, второй и третий выходы которого подключены соответст- 25 венно к входам/выходам разрешения, адреса и данных системы, выход неисправности каждого i-ro блока обработки (1 ~ 1 ,Ν) подключен, к первому входу i-ro элемента И-НЕ группы и к , инверсному входу i-ro элемента И группы, прямой вход которого подключен к выходу разрешения i-ro блока обработки, выход каждого i-ro элемента И группы подключен к синхровходам приемопередатчиков i-ro блока выбора каналов, выход селектора каналов которого подключен к второму входу i-ro элемента И-НЕ группы, выход которого подключен к входу/выходу неисправности системы, к входу запуска генератора одиночного импульса и входу установки в 1 триггера, прямой выход которого подключен к входу/выходу маркера системы, к управляющему входу мультиплексора, входам маркера селекторов каналов всех блоков выбора каналов и инверсному входу элемента И, прямой выход которого подключен к входу/выходу запроса системы и выходам запроса всех блоков обработки, выход элемента И подключен к входу запроса блока памяти, выход генератора одиночного импульса подключен к входу становки в О ' триггера и второму входу разрешения мультиплексора, вход режима i-re блока обработки является i-м входом режима системы.16/2463 6 s the fact that, in order to increase the reliability of the system by automatically redistributing applications between processing units, the system contains an address register, data register, multiplexer, trigger, single pulse generator, element And, group of elements And, and group of elements AND NOT, moreover, the resolution output θ of the memory block is connected to the sync inputs of the address register and data register and to the first input of the multiplexer resolution, the outputs of the address and data of the memory block are connected to the information inputs respectively Istra of the address and data register and, respectively, to the first and second information inputs of the first group of the multiplexer, the outputs of the address registers 2 and data are connected respectively to the first and second 7 information inputs of the second group of the multiplexer, the first, second and third outputs of which are connected respectively To the inputs / outputs of the resolution, address and data of the system, the malfunction output of each i-ro processing unit (1 ~ 1, Ν) is connected to the first input of the i-ro element of the AND-NOT group and to the inverse input of the i-ro of the AND element groups, direct entry to which is connected to the resolution output of the i-ro processing unit, the output of each i-ro element of the And group is connected to the sync inputs of the transceivers of the i-ro channel selection unit, the output of the channel selector of which is connected to the second input of the i-ro element of the NAND group, the output of which is connected to the input / output of the system malfunction, to the start input of the single pulse generator and to the installation input of 1 trigger, the direct output of which is connected to the input / output of the system marker, to the control input of the multiplexer, the inputs of the marker of channel selectors of all selection blocks analogs and the inverse input of the And element, the direct output of which is connected to the input / output of the system request and the request outputs of all processing units, the output of the And element is connected to the request input of the memory block, the output of the single pulse generator is connected to the installation input in the O 'trigger and the second resolution input multiplexer, the input of the i-re mode of the processing unit is the ith input of the system mode.
SU894698244A 1989-05-31 1989-05-31 Adaptive data processing system SU1672463A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894698244A SU1672463A1 (en) 1989-05-31 1989-05-31 Adaptive data processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894698244A SU1672463A1 (en) 1989-05-31 1989-05-31 Adaptive data processing system

Publications (1)

Publication Number Publication Date
SU1672463A1 true SU1672463A1 (en) 1991-08-23

Family

ID=21450853

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894698244A SU1672463A1 (en) 1989-05-31 1989-05-31 Adaptive data processing system

Country Status (1)

Country Link
SU (1) SU1672463A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 926662, кл„ G 06 F 15/16, 1982„ Авторское свидетельство СССР № 1241250, кл. G 06 F 15/16.; 1986, Авторское свидетельство СССР № 1451713, кло G 06 F 15/16, 1989 *

Similar Documents

Publication Publication Date Title
CA1218162A (en) Multilevel controller for a cache memory interface in a multiprocessing system
EP0223570B1 (en) Vector access control system
SU1672463A1 (en) Adaptive data processing system
US4803653A (en) Memory control system
KR940004461A (en) Data transmission device and multiprocessor system
RU2054710C1 (en) Multiprocessor control system
SU1128254A1 (en) Priority device
SU1624449A1 (en) Device for connecting data sources to a common bus
SU1283768A1 (en) Device for servicing interrogations
SU1599865A1 (en) Interface of processor group with peripheral group
USRE34282E (en) Memory control system
SU1675886A1 (en) Multichannel priority service device
SU1427368A1 (en) Multichannel device for routing tasks to processors
SU1070535A1 (en) Two-channel device for interface
SU1702381A1 (en) Intercomputer data exchange device
SU964620A1 (en) Multiplexer channel
SU1280645A1 (en) Interphase for linking multiblock memory with processor and input-output equipment
SU1709315A1 (en) Service request controller
SU1534459A1 (en) Device for servicing requirements with priorities
SU1177820A1 (en) Interface for linking processor with group of memory blocks
SU1633415A1 (en) Device for controlling query servicing
WO1996029656A1 (en) Interprocessor communications system
SU857890A1 (en) Multi-channel device for integrated circuit functional testing
SU1156083A1 (en) Interface
SU1566360A1 (en) Device for interfacing two truncks